Contents
4.9 Report FMEA Status - 0x0c
4.10 Dump Setups Block - 0x0d
4.11 Eeprom CRC - 0x0e
1 Overview
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1.1 Part differences
1.2 Enabling / Disabling Keys
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4.12 Return Last Command - 0x0f
2 Hardware & Functional
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2.1 Matrix Scan Sequence
4.13 Internal Code - 0x10
4.14 Internal Code - 0x12
4.15 Data Set for One Key - 0x4k
4.16 Status for Key ‘k’ - 0x8k
4.17 Cal Key ‘k’ - 0xck
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2.2 Disabling Keys; Burst Paring
. . . . . . . . . . . . . . . . . . .
2.3 Response Time
2.4 Oscillator
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2.5 Sample Capacitors; Saturation
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2.6 Sample Resistors
2.7 Signal Levels
2.8 Matrix Series Resistors
2.9 Key Design
2.10 PCB Layout, Construction
4.18 Command Sequencing
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Table 4.2 Command Summary
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5 Setups
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5.1 Negative Threshold - NTHR
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. . . . . . . . . . . . . . . . . . . 18
5.2 Positive Threshold - PTHR
5.3 Drift Compensation - NDRIFT, PDRIFT
5.4 Detect Integrators - NDIL, FDIL
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2.10.1 LED Traces and Other Switching Signals
. . . . . . . . . . . .
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2.10.2 PCB Cleanliness
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2.11 Power Supply Considerations
2.12 Startup / Calibration Times
5.5 Negative Recal Delay - NRD
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. . . . . . . . . . . . . . . . . . . 19
5.6 Positive Recalibration Delay - PRD
5.7 Burst Length - BL
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Table 2-1 Basic Timings
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2.13 Reset Input
2.14 Spread Spectrum Acquisitions
2.15 Detection Integrators
5.8 Adjacent Key Suppression - AKS
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5.9 Oscilloscope Sync - SSYNC
5.10 Mains Sync - MSYNC
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. . . . . . . . . . . . . . . . . . . . . . . 20
2.16 FMEA Tests
2.17 Wiring
5.11 Burst Spacing - BS
5.12 Lower Signal Limit - LSL
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Table 2.2 - Pin Listing
5.13 Host CRC - HCRC
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Figure 2.7 Wiring Diagram
Table 5.1 Setups Block
Table 5.2 Key Mapping
3 Serial Communications
. . . . . . . . . . . . . . . . . . . . . 10
Table 5.3 Setups Block Summary
3.1 DRDY Pin
3.2 SPI Communications
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
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6 Specifications
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. . . . . . . . . . . . . . . . . . . . 11
. . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.3 Command Error Handling
6.1 Absolute Maximum Electrical Specifications
6.2 Recommended operating conditions
. . . . . . . . . . . 24
4 Control Commands
. . . . . . . . . . . . . . . . . . . . . . . 11
. . . . . . . . . . . . . . . . . . . . . . 11
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4.1 Null Command - 0x00
6.3 DC Specifications
6.4 Timing Specifications
4.2 Enter Setups Mode - 0x01
4.3 Cal All - 0x03
4.4 Force Reset - 0x04
4.5 General Status - 0x05
4.6 Report 1st Key - 0x06
4.7 Report Detections for All Keys - 0x07
. . . . . . . . . . . . . . . . . . . . 12
6.5 Mechanical Dimensions
6.6 Marking
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7 Appendix
7.1 8-Bit CRC Algorithm
7.2 1-Sided Key Layout
7.3 PCB Layout
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Table 4.1 Bits for key reporting and numbering
. . . . . . . . . . . . . . . . . . . . . . . . . . . 27
4.8 Report Error Flags for All Keys - 0x0b
lQ
2
QT60248-AS R4.02/0405
QUANTUM [ QUANTUM RESEARCH GROUP ]
