Internet Data Sheet
HYS[64/72]D[32/64/128]xxx[G/H]U–[5/6]–B
Unbuffered DDR SDRAM Modules
TABLE 9
AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol
–5
–6
Unit
Note1) / Test
Condition
DDR400B
DDR333
Min.
Min.
Max.
Max.
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
tAC
–0.5
–0.6
0.45
0.45
+0.5
+0.6
0.55
0.55
–0.7
–0.6
0.45
0.45
+0.7
+0.6
0.55
0.55
ns
ns
tCK
tCK
ns
ns
ns
ns
ns
ns
ns
tDQSCK
tCH
CK low-level width
tCL
Clock Half Period
tHP
Min. (tCL, tCH
)
Min. (tCL, tCH)
Clock cycle time
tCK
5
8
—
—
12
12
—
—
—
CL = 3.0 2)3)4)5)
CL = 2.5 2)3)4)5)
CL = 2.0 2)3)4)5)
6
12
12
—
—
—
7.5
7.5
0.45
0.45
2.2
7.5
0.4
0.4
2.2
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
tDH
tDS
2)3)4)5)
2)3)4)5)6)
Control and Addr. input pulse width (each tIPW
input)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
DQ and DM input pulse width (each input) tDIPW
Data-out high-impedance time from CK/CK tHZ
Data-out low-impedance time from CK/CK tLZ
1.75
–0.7
–0.7
0.75
—
1.75
–0.7
–0.7
0.75
—
ns
ns
ns
tCK
+0.7
+0.7
1.25
+0.7
+0.7
1.25
Write command to 1st DQS latching
tDQSS
transition
DQS-DQ skew (DQS and associated DQ tDQSQ
signals)
—
+0.40
+0.50
—
+0.45
+0.55
ns
TSOPII 2)3)4)5)
Data hold skew factor
tQHS
—
—
ns
ns
tCK
TSOPII 2)3)4)5)
2)3)4)5)
DQ/DQS output hold time
tQH
tHP –tQHS
tHP –tQHS
2)3)4)5)
2)3)4)5)
2)3)4)5)
DQS input low (high) pulse width (write
cycle)
tDQSL,H
0.35
—
—
—
0.35
—
—
—
DQS falling edge to CK setup time (write tDSS
cycle)
0.2
0.2
tCK
tCK
DQS falling edge hold time from CK (write tDSH
0.2
0.2
cycle)
2)3)4)5)
Mode register set command cycle time
Write preamble setup time
Write postamble
tMRD
2
—
2
—
tCK
ns
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
tWPRES
tWPST
tWPRE
tIS
0
—
0
—
0.40
0.25
0.6
0.60
—
0.40
0.25
0.75
0.60
—
tCK
tCK
ns
Write preamble
Address and control input setup time
—
—
Fast slew rate
3)4)5)6)10)
0.7
—
0.8
—
ns
Slow slew rate
3)4)5)6)10)
Rev. 1.22, 2007-01
16
03292006-CXBY-V2JX
QIMONDA [ QIMONDA AG ]
