Internet Data Sheet
HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Parameter
Symbol –7
DDR266A
Unit
Note/Test
Condition1)
Min.
Max.
DQS-DQ skew (DQS and associated DQ signals) tDQSQ
—
+0.5
+0.5
1.25
—
ns
ns
tCK
ns
tCK
tCK
ns
ns
ns
FBGA 2)3)4)5)
TSOPII 2)3)4)5)
—
2)3)4)5)
Write command to 1st DQS latching transition
DQ and DM input setup time
tDQSS
tDS
0.75
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)7)
0.5
DQS falling edge hold time from CK (write cycle) tDSH
DQS falling edge to CK setup time (write cycle) tDSS
0.2
—
0.2
—
Clock Half Period
tHP
tHZ
tIH
Min. (tCL, tCH
–0.75
0.9
)
—
Data-out high-impedance time from CK/CK
Address and control input hold time
+0.75
—
Fast slew rate
3)4)5)6)8)
1.0
—
ns
Slow slew rate
3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse width (each input) tIPW
2.2
0.9
—
—
ns
ns
Address and control input setup time
tIS
Fast slew rate
3)4)5)6)8)
1.0
—
ns
Slow slew rate
3)4)5)6)8)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
Data-out low-impedance time from CK/CK
Mode register set command cycle time
DQ/DQS output hold time
tLZ
–0.75
2
+0.75
—
ns
tCK
ns
ns
ns
ns
ns
ns
ns
µs
ns
tMRD
tQH
t
HP – tQHS
—
Data hold skew factor
tQHS
—
0.75
0.75
—
FBGA 2)3)4)5)
TSOPII 2)3)4)5)
—
2)3)4)5)
Active to Read w/AP delay
tRAP
tRAS
tRC
tRCD
45
65
20
7.8
75
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)10)
2)3)4)5)
Active to Precharge command
Active to Active/Auto-refresh command period
Active to Read or Write delay
120E+3
—
tRCD
tREFI
tRFC
—
Average Periodic Refresh Interval
—
Auto-refresh to Active/Auto-refresh command
period
—
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)11)
2)3)4)5)12)
2)3)4)5)
2)3)4)5)
Precharge command period
Read preamble
tRP
20
0.9
0.4
15
0.25
0
—
1.1
0.6
—
—
—
—
—
—
ns
tRPRE
tRPST
tRRD
tCK
tCK
ns
Read postamble
Active bank A to Active bank B command
Write preamble
tWPRE
tWPRES
tWPST
tWR
tCK
ns
Write preamble setup time
Write postamble
0.4
15
1
tCK
ns
Write recovery time
Internal write to read command delay
tWTR
tCK
Rev. 2.3, 2007-03
29
03062006-8CCM-VPUW
QIMONDA [ QIMONDA AG ]
