Internet Data Sheet
HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
–6
Unit Note/ Test
Condition1)
DDR333
Min.
Max.
Min.
Max.
2)3)4)5)
2)3)4)5)
DQS falling edge hold time from tDSH
CK (write cycle)
0.2
—
0.2
—
tCK
tCK
DQS falling edge to CK setup time tDSS
0.2
—
0.2
—
(write cycle)
2)3)4)5)
Clock Half Period
tHP
tHZ
Min. (tCL, tCH
)
—
Min. (tCL, tCH
)
—
ns
ns
2)3)4)5)7)
Data-out high-impedance time
from CK/CK
—
+0.7
–0.7
+0.7
Address and control input hold
time
tIH
0.6
0.7
2.2
0.6
0.7
–0.7
2
—
0.75
0.8
2.2
0.75
0.8
–0.7
2
—
ns
ns
ns
ns
ns
ns
tCK
Fast slew rate
3)4)5)6)8)
—
—
Slow slew rate
3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse
width (each input)
tIPW
—
—
Address and control input setup tIS
time
—
—
Fast slew rate
3)4)5)6)8)
—
—
Slow slew rate
3)4)5)6)8)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
Data-out low-impedance time
from CK/CK
tLZ
+0.7
—
+0.7
—
Mode register set command cycle tMRD
time
DQ/DQS output hold time
Data hold skew factor
tQH
t
HP –tQHS
—
t
HP –tQHS
—
ns
ns
ns
tQHS
tRAP
tRAS
tRC
—
+0.50
—
—
+0.50
—
TFBGA 2)3)4)5)
2)3)4)5)
Active to Autoprecharge delay
Active to Precharge command
tRCD
40
tRCD
42
2)3)4)5)
2)3)4)5)
70E+3
—
70E+3 ns
Active to Active/Auto-refresh
command period
55
60
—
ns
2)3)4)5)
Active to Read or Write delay
tRCD
15
—
65
—
18
—
72
—
ns
µs
ns
2)3)4)5)10)
2)3)4)5)
Average Periodic Refresh Interval tREFI
7.8
—
7.8
—
Auto-refresh to Active/Auto-
refresh command period
tRFC
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
Precharge command period
Read preamble
tRP
15
—
18
—
ns
tCK
tCK
ns
tRPRE
tRPST
tRRD
0.9
0.40
10
1.1
0.60
—
0.9
0.40
12
1.1
0.60
—
Read postamble
Active bank A to Active bank B
command
2)3)4)5)
Write preamble
tWPRE
tWPRES
tWPST
tWR
0.25
0
—
0.25
0
—
tCK
ns
tCK
ns
2)3)4)5)11)
2)3)4)5)12)
2)3)4)5)
Write preamble setup time
Write postamble
—
—
0.40
15
0.60
—
0.40
15
0.60
—
Write recovery time
Rev. 2.3, 2007-03
27
03062006-8CCM-VPUW
QIMONDA [ QIMONDA AG ]
