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HYB25D512800CC-6 参数 Datasheet PDF下载

HYB25D512800CC-6图片预览
型号: HYB25D512800CC-6
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内容描述: DDR SDRAM [DDR SDRAM]
分类和应用: 存储内存集成电路动态存储器双倍数据速率
文件页数/大小: 37 页 / 1880 K
品牌: QIMONDA [ QIMONDA AG ]
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Internet Data Sheet  
HYB25D512[400/160/800]C[E/T/F/C](L)  
512-Mbit Double-Data-Rate SDRAM  
TABLE 19  
AC Operating Conditions  
Parameter  
Symbol  
Values  
Unit Note/ Test Note1)  
Condition  
Min.  
Max.  
2)3)  
Input High (Logic 1) Voltage, DQ, DQS and DM Signals VIH(AC)  
Input Low (Logic 0) Voltage, DQ, DQS and DM Signals VIL(AC)  
VREF + 0.31  
V
2)3)  
VREF – 0.31 V  
VDDQ + 0.6  
2)3)4)  
2)3)5)  
Input Differential Voltage, CK and CK Inputs  
Input Closing Point Voltage, CK and CK Inputs  
VID(AC)  
VIX(AC)  
0.7  
V
0.5 × VDDQ  
0.5 × VDDQ+ V  
0.2  
0.2  
1) VDDQ = 2.5 V ± 0.2 V, VDD = +2.5 V ± 0.2 V (DDR200 - DDR333); VDDQ = 2.6 V ± 0.1 V, VDD = +2.6 V ± 0.1 V (DDR400); 0 °C TA 70 °C  
2) Input slew rate = 1 V/ns.  
3) Inputs are not recognized as valid until VREF stabilizes.  
4) VID is the magnitude of the difference between the input level on CK and the input level on CK.  
5) The value of VIX is expected to equal 0.5 × VDDQ of the transmitting device and must track variations in the DC level of the same.  
TABLE 20  
AC Timing - Absolute Specifications for PC3200 and PC2700  
Parameter  
Symbol –5  
–6  
Unit Note/ Test  
Condition 1)  
DDR400B  
DDR333  
Min.  
Max.  
Min.  
Max.  
2)3)4)5)  
DQ output access time from  
CK/CK  
tAC  
–0.5  
+0.5  
–0.7  
+0.7  
ns  
2)3)4)5)  
CK high-level width  
Clock cycle time  
tCH  
tCK  
0.45  
0.55  
8
0.45  
6
0.55  
12  
tCK  
5
ns  
ns  
ns  
tCK  
tCK  
CL = 3.0 2)3)4)5)  
CL = 2.5 2)3)4)5)  
CL = 2.0 2)3)4)5)  
6
12  
6
12  
7.5  
12  
7.5  
0.45  
12  
2)3)4)5)  
CK low-level width  
tCL  
0.45  
0.55  
0.55  
2)3)4)5)6)  
Auto precharge write recovery + tDAL  
(tWR/tCK)+(tRP/tCK)  
precharge time  
2)3)4)5)  
DQ and DM input hold time  
tDH  
0.4  
0.45  
1.75  
ns  
ns  
2)3)4)5)6)  
DQ and DM input pulse width  
(each input)  
tDIPW  
1.75  
2)3)4)5)  
2)3)4)5)  
DQS output access time from  
CK/CK  
tDQSCK  
–0.6  
0.35  
+0.6  
–0.6  
0.35  
+0.6  
ns  
tCK  
ns  
ns  
tCK  
DQS input low (high) pulse width tDQSL,H  
(write cycle)  
DQS-DQ skew (DQS and  
associated DQ signals)  
tDQSQ  
+0.40  
+0.40  
1.25  
+0.40  
+0.45  
1.25  
TFBGA  
2)3)4)5)  
TSOPII  
2)3)4)5)  
2)3)4)5)  
Write command to 1st DQS  
latching transition  
tDQSS  
0.72  
0.75  
Rev. 1.31, 2006-09  
27  
03292006-3TFJ-HNV3  
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