Internet Data Sheet
HYB25DC128[800/160]C[E/F]
128-Mbit Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
–6
Unit Note1) / Test
Condition
DDR333
Min.
Min.
Max.
Max.
2)3)4)5)
DQ and DM input setup time
tDS
0.4
0.2
—
—
0.45
0.2
—
—
ns
2)3)4)5)
DQS falling edge hold time from tDSH
tCK
CK (write cycle)
2)3)4)5)
DQS falling edge to CK setup
time (write cycle)
tDSS
0.2
—
0.2
—
tCK
2)3)4)5)
Clock Half Period
tHP
tHZ
min. (tCL, tCH
)
—
min. (tCL, tCH
)
—
ns
ns
2)3)4)5)7)
Data-out high-impedance time
from CK/CK
—
+0.7
—
+0.7
Address and control input hold
time
tIH
0.6
0.7
2.2
0.6
0.7
–0.7
2
—
0.75
0.8
—
ns
ns
ns
ns
ns
ns
tCK
ns
fast slew rate
3)4)5)6)8)
—
—
slow slew
rate3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse
width (each input)
tIPW
—
2.2
—
Address and control input setup tIS
time
—
0.75
0.8
—
fast slew rate
3)4)5)6)8)
—
—
slow slew
rate3)4)5)6)8)
2)3)4)5)7)
Data-out low-impedance time
from CK/CK
tLZ
+0.70
—
–0.70
2
+0.70
—
2)3)4)5)
2)3)4)5)
Mode register set command cycle tMRD
time
DQ/DQS output hold time from
DQS
tQH
tHP –tQHS
—
t
HP –tQHS
—
Data hold skew factor
Data hold skew factor
tQHS
tQHS
—
+0.50
+0.50
—
—
+0.55
+0.50
ns
ns
TSOPII2)3)4)5)
—
TFBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
Active to Autoprecharge delay
Active to Precharge command
tRAP
tRAS
tRC
tRCD
40
—
tRCD
42
—
ns
70E+3
—
70E+3 ns
Active to Active/Auto-refresh
command period
55
60
—
ns
2)3)4)5)
2)3)4)5)8)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
Active to Read or Write delay
tRCD
15
—
18
—
ns
µs
ns
tCK
tCK
ns
Average Periodic Refresh Interval tREFI
—
15.6
—
—
15.6
—
Precharge command period
Read preamble
tRP
15
18
tRPRE
tRPST
tRRD
0.9
0.40
10
1.1
0.60
—
0.9
0.40
12
1.1
0.60
—
Read postamble
Active bank A to Active bank B
command
2)3)4)5)
Write preamble
tWPRE
Max. (0.25 × tCK, —
1.5 ns)
0.25 × tCK
—
—
ns
ns
2)3)4)5)10)
Write preamble setup time
tWPRES
0
—
0
Rev. 1.1, 2007-01
22
03062006-JXUK-E7R1
QIMONDA [ QIMONDA AG ]
