DS92LV1212A
框图
（续）
应用
DS101387-2
功能说明
该DS92LV1212是一个10位的解串器芯片设计成
收到了重仓差背板的数据，在
时钟速度从16 MHz到40 MHz的。它也可以被用来
接收通过非屏蔽双绞线（ UTP ）电缆数据。
该芯片有三种操作活动状态：初始化，
数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
®
.
以下各节描述了积极的每个操作
和被动状态。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
序列化的数据和时钟位（ 10 + 2位） 12接收
倍TCLK频率。例如，如果TCLK为40MHz ，
串行速率是40 ×12 = 480每秒兆比特。自
只有10位是从输入数据，串行“有效载荷”速率是
10倍TCLK频率。例如，如果TCLK = 40
兆赫，净荷数据率是40 ×10 = 400 Mbps的。 TCLK是
由数据源提供的，并且必须在范围16
MHz至40 MHz的象征。
在解串器的LOCK管脚驱动为低电平时，它是
在串行同步。解串器锁
嵌入式时钟，并使用它来恢复序列
数据。 ROUT数据是有效的，当LOCK低。否则，
ROUT0 - ROUT9是无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图5中。
ROUT （ 0-9 ） ，锁和RCLK输出将推动最低
三CMOS输入门（ 15 pF负载），与40 MHz时钟。
初始化
之前的数据可以传输时，解串器必须
初始化。所述解串器应电时
PWRDN引脚保持为低电平。 V后
CC
稳定的PWRDN引脚
可以强制为高。解串器准备锁定到
输入的数据流。
第1步：当你申请V
CC
在解串器时，对应
略去保持输出三态和内部电路
通过在芯片上电电路禁用。当V
CC
到达
V
CC
OK （ 2.5V ） ，锁相环准备锁定输入数据或
同步模式。您必须应用本地时钟
该REFCLK引脚。
解串器LOCK输出将保持高位，而其锁相环
锁来输入数据或SYNC输入上的图案。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将被锁定
非重复的数据模式;然而，传输
SYNC模式的解串器能够使解串器
锁定到该串行信号在规定的时间内。看
图7 。
用户的应用决定了SYNC1的控制权，
SYNC2引脚。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
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