LP2996
代表的なアプリケーシ ン回路
(
つづき)
ョ
FIGURE 7. SSTL-2 Implementation with higher voltage rails
DDR-II
アプリケーシ ン
ョ
V
DDQ
端子と内部抵抗分圧回路は他の回路と切り
離されています
ので、LP2996 を
DDR-II
メモリ
・アプリ
ケーシ ンに適用する と
ョ
こ
も可�½です。
Figure 8、9
は推奨回路の実装例です。 出力特性
は「代表的な性�½特性」のグラ
フに示されています。Figure
8
は
DDR-II
アプリ
ケーシ ンの推奨回路構成です。 出力段を
1.8V
ョ
レールに接続し、
IN
端子を3.3Vまたは
5Vレールに接続します。
AV
FIGURE 8. Recommended DDR-II Termination
1.8V
レールを出力段に�½�用で ない場合は、3.3V レールを接続
き
する案も考え
られます。
V
TT
出力電圧が�½�いため、熱損失の増
大によ
って最大接合部温度を超えないよ に注意が必要です。
う
そ
のため、PV
IN
に公称
3.3V
以上の電圧レールを与えるのは推奨
されません。この構成の利点は、�½ース シンクで、最大連続電
と
流を大き でき こ
く る とです。
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