V58C365164S
CILETIV LESO M
信号引脚说明
针
CLK
CLK
CKE
TYPE
输入
信号
脉冲
极性
积极
EDGE
功能
系统时钟输入。除了DQS和话语标记所有输入进行采样上升沿
的CLK 。
输入
水平
高电平有效激活CLK信号为高电平时，并停用CLK信号为低电平时，使
启动或者掉电模式，挂起模式，或自刷新模式。
低电平有效CS使指令译码器时低，禁用命令解码器时，
高。当指令译码器被禁用，新的命令将被忽略，但以前
行动仍在继续。
活性低时采样时钟， CAS ， RAS的正上升沿和WE定义
命令由SDRAM中执行。
为高电平为在两端进行数据的输入和输出。
中心对准到输入数据
边缘对齐，以输出数据
—
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -一个定义的列地址（ CA0 -CAN）
当在时钟的上升沿采样edge.CAn取决于从SDRAM组织：
8M ×8 SDRAM区域CAn = CA8 （页长度= 512位）
除了列地址，A10 （= AP）用于调用autoprecharge操作
在脉冲串的末端的读或写周期。如果A10的高， autoprecharge被选择并
BA0 ， BA1定义了预充电银行。如果A10为低， autoprecharge被禁用。
在一个预充电命令周期，A10 （= AP）功能结合使用BA0和BA1
到哪家银行（ S）控制预充电。如果A10很高，所有四家银行将预充电
同时，无论BA0和BA1的状态。
CS
输入
脉冲
RAS ， CAS
WE
的DQ
输入
脉冲
输入/
产量
脉冲
A0 - A11
输入
水平
BA0,
BA1
DQX
输入
水平
—
选择哪家银行是活跃。
输入/
产量
输入
水平
—
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
DM
脉冲
活跃的高写入模式， DM具有零延迟和允许输入作为一个字面具
如果是较低的，但块的写操作，如果是高数据要写入。
电源和地的输入缓冲器和核心逻辑。
VDD ， VSS供应
VDDQ
VSSQ
VREF
供应
—
—
对于输出缓冲隔离电源和接地，以提供改进的噪音
免疫力。
SSTL参考电压输入
输入
水平
—
V58C365164S修订版1.7 2002年3月
4
MOSEL [ MOSEL VITELIC, CORP ]
