V436632Y24V
Pin Configurations (Front Side/Back Side)
Pin
Front
Pin
Front
Pin
Front
Pin
Back
Pin
Back
Pin
Back
1
2
VSS
VSS
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
DQMB1
DQMB5
VDD
VDD
A0
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
DQ13
DQ45
DQ14
DQ46
DQ15
DQ47
VSS
VSS
NC
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
NC
97
DQ22
DQ54
DQ23
DQ55
VDD
VDD
A6
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
DQ24
DQ56
DQ25
DQ57
DQ26
DQ58
DQ27
DQ59
VDD
CLK1
VSS
VSS
98
3
4
DQ0
DQ32
DQ1
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
5
NC
6
DQ33
DQ2
A3
NC
7
A1
NC
8
DQ34
DQ3
DQ35
VDD
A4
NC
A7
9
A2
A5
VDD
VDD
DQ16
DQ48
DQ17
DQ49
DQ18
DQ50
DQ19
DQ51
VSS
A8
BA0
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
NC
VDD
VSS
VSS
DQ8
DQ40
DQ9
DQ41
DQ10
DQ42
DQ11
DQ43
VDD
VDD
DQ12
DQ44
NC
VSS
DQ28
DQ60
DQ29
DQ61
DQ30
DQ62
DQ31
DQ63
VSS
VDD
NC
VSS
DQ4
CLK0
CKE0
VDD
VDD
RAS
CAS
WE
A9
DQ36
DQ5
DQ37
DQ6
BA1
A10
A11
VDD
VDD
DQMB2
DQMB6
DQMB3
DQMB7
VSS
DQ38
DQ7
DQ39
VSS
VSS
CKE1
CS0
NC
VSS
VSS
DQ20
DQ52
DQ21
DQ53
SDA
SCL
DQMB0
DQMB4
CS1
A12
VDD
VSS
VDD
Note:
1. RAS, CAS, WE CASx, CSx are active low signals.
Pin Names
A0–A12, BA0, BA1 Address, Bank Select
DQ0–DQ63
RAS
Data Inputs/Outputs
Row Address Strobes
Column Address Strobes
Write Enable
CAS
WE
CS0, CS1
DQMB0–DQMB7
CKE0, CKE1
CLK0, CLK1
SDA
Chip Select
Output Enable
Clock Enable
Clock
Serial Input/Output
Serial Clock
SCL
VDD
Power Supply
Ground
VSS
NC
No Connect (Open)
V436632Y24V Rev. 1.2 March 2002
2
MOSEL [ MOSEL VITELIC, CORP ]
