MT8941B
CMOS
24引脚PDIP
图2 - 引脚连接
引脚说明
针＃
名字
DIP
PLCC
描述
1
1
EN
CV
可变时钟使能（ TTL兼容输入）
- 该输入直接控制的三种状态
简历（引脚22 ）在所有操作模式。当高，使CV和LOW时，看跌期权
它在高阻抗状态。它还控制CVB信号（引脚21 ）如果这三种状态MS1
为LOW 。当ENCV为HIGH时，销CVB是输出和低电平时，它是在高
阻抗状态。然而，如果移动用户是HIGH时， CVB总是输入。
MS0
C12i
MS1
F0i
F0b
模式选择' 0'输入（ TTL兼容） -
该输入结合MS1 （引脚4 ）选择
操作两个的DPLL的主要模式。 （参照表1和表2）。
12.352 MHz的时钟输入（ TTL兼容） -
主时钟输入为DPLL ＃ 1 。
模式选择- 1输入（ TTL兼容） -
该输入结合MS0 （引脚2 ）选择
操作两个的DPLL的主要模式。 （参照表1和表2）。
帧脉冲输入（ TTL兼容） -
这是在8千赫帧脉冲输入。 DPLL ＃ 1
锁，以该输入的下降沿产生的T1 （ 1.544兆赫）的时钟。
帧脉冲双向（ TTL兼容输入和图腾柱输出） -
根据
选择用于DPLL ＃2的次要方式，它提供了8 kHz的帧脉冲输出或作为
一个输入到一个外部帧脉冲。
模式选择- 2输入（ TTL兼容） -
该输入结合MS3 （引脚17 ）选择
操作的DPLL ＃ 2次要模式。 （请参阅表3）。
16.384 MHz的时钟输入（ TTL兼容） -
主时钟输入为DPLL ＃ 2 。
2
3
4
5
6
2
3
6
7
8
7
8
9
10
9
10
11
12
MS2
C16i
EN
C4o
启用4.096 MHz时钟（ TTL兼容输入） -
这种积极的高投入使得-C 40 （针
11 ）输出。低电平时，输出-C 40处于高阻状态。
C8Kb
时钟8 kHz的双向（ TTL兼容输入和图腾柱输出） -
这是8
该DPLL ＃在正常模式下2锁在下降沿kHz的输入信号。
当DPLL ＃ 2是在单时钟模式下，该引脚输出一个8 kHz的内部信号
由DPLL ＃1其也被内部连接到数字锁相环＃ 2中提供。
C4o
时钟4.096兆赫（三态输出）
- 这是出现在引脚上的信号的逆
13（ C4b的）在4.096兆赫，并在该帧脉冲（ F0B ）窗口的上升沿。高
这个输出的阻抗状态是由ENC4o （引脚9 ）控制。
地（ 0伏）
11
13
12
2
14
V
SS
C8Kb
C4o
VSS
C4b
C2o
C2o
NC
ENVC
MS0
C12i
MS1
F0i
F0b
MS2
C16i
ENC4o
C8Kb
C4o
VSS
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
RST
CV
CVB
Yo
Bi
Ai
MS3
ENC2o
C2o
C2o
C4b
4
3
2
1
28
27
26
•
NC
C12i
MS0
ENCV
VDD
RST
CV
12
13
14
15
16
17
18
NC
MS1
F0i
F0b
MS2
C16i
ENC4o
5
6
7
8
9
10
11
25
24
23
22
21
20
19
NC
CVB
Yo
Bi
Ai
MS3
ENC2o
28引脚PLCC
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