CMOS
当MS3是HIGH时， DPLL ＃2操作中的任何一种
通过MSO和MSI选定的主要模式。当MS3
低，覆盖选择的主要方式，并
DPLL ＃ 2接收的4.096兆赫的外部时钟
C4b的（销13 ），以提供2.048兆赫的时钟（ C 20
和C 20 ）和8 kHz的帧脉冲（ F0B ）
使用ST-总线格式兼容。模式选择
位MS2的控制上F0B信号的方向
（引脚6 ） 。
当MS2为低电平时， F0B销是一个8千赫帧
脉冲输入。此输入有效的，只有当MS3是
也低和引脚C4b的由4.096 MHz的时钟馈，
它具有与一个适当的相位关系
信号上F0B （参照图18）。否则，输入
引脚F0B会对操作没有任何影响
DPLL ＃ 2 ，除非它是在自由运行模式为
由MSO和MSI地选择。在自由运行模式，
输入上F0B处理的方式相同的
C8Kb输入处于正常模式。的频率
在F0B信号应为16千赫的DPLL ＃ 2
锁并生成ST-总线在兼容的时钟
4.096 MHz和2.048 MHz的。
当MS2为高电平时， F0B引脚提供所述框架
脉冲输出与ST-总线格式兼容并
锁定到内部或外部输入信号作为
通过其他方式选择引脚来确定。
表4总结了两种DPLL的模式。它
应当指出，每个主要的模式
选择DPLL ＃ 2可以有任何未成年人
模式下，尽管某些组合是
模式
#
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
F0b
（千赫）
i:8
我：X
o:8
o:8
i:8
我：X
o:8
o:8
i:8
i:16
o:8
o:8
i:8
我：X
o:8
o:8
C4b
（兆赫）
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
i:4.096
o:4.096
C8Kb
（千赫）
我：X
i:8
我：X
i:8
我：X
o:8
我：X
o:8
我：X
我：X
我：X
我：X
我：X
o:8
我：X
o:8
CVB
（兆赫）
o:1.544
o:1.544
o:1.544
o:1.544
i:1.544
i:1.544
i:1.544
i:1.544
o:1.544
o:1.544
o:1.544
o:1.544
i:2.408
i:2.408
i:2.408
i:2.408
MT8941B
功能类似。两者所需要的操作
DPLL ＃1和DPLL ＃ 2时，必须考虑
确定MS0 - MS3 。
每一个的方向和频率
双向信号都列在表5中的每一个
给定模式中的表4。
抖动性能和锁定的范围
一个DPLL的输出抖动组成的
固有抖动，当没有抖动存在于测
的输入，并输出抖动造成的抖动从上
输入信号。的固有抖动的频谱
为MT8941B的两个的DPLL示于图5 。
对于这种抖动的典型峰 - 峰值为
0.07UI 。的传递函数，它是在比
输出抖动与输入抖动（二者的测量是在
特定频率） ，则如图6所示为数字锁相环
＃1以及图7为DPLL ＃ 2 。传递函数是
测定时的峰 - 峰振幅
正弦输入抖动符合如下：
10赫兹 - 100赫兹
100赫兹 - 10千赫
> 10千赫
: 13.6
µs
：20 dB /十倍频滚降
： 97.2纳秒
一个DPLL的相位，锁定输入信号的能力
对于基准信号，并保持锁定状态取决于
在它的锁定范围。 DPLL的锁定范围
在特定网络连接编在最大频率方面
变化在8 kHz的基准信号。它也是
直接受振荡器频率
耐受性。表中为锁定6列出的不同值
范围和相应的振荡器频率
宽容的DPLL ＃1和＃ DPLL 2 。较小
公差值，较大的锁定范围。
在T1和CEPT标准规定，对于免费
设备运行时，输出时钟误差必须
小于或等于
±32ppm
和
±50ppm
分别。这项规定限制了
振荡器时钟*
公差（
±
PPM ）
5
10
20
32
50
100
150
175
锁定的范围（
±
赫兹）
DPLL ＃ 1
2.55
2.51
2.43
2.33
2.19
1.79
1.39
1.19
DPLL ＃ 2
1.91
1.87
1.79
1.69
1.55
1.15
.75
.55
表5.功能的双向信号
在各模式
注意事项：
i
o
X
：输入
：输出
： “不关心”的输入。连接到V
DD
或V
SS.
表6.锁定的范围与振荡器频率
公差
*请参阅在“抖动性能和锁定的部分
范围“推荐振荡器公差DPLL ＃ 1 & ＃ 2 。
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