4GB, 8GB (x64, DR) 204-Pin 1.35V DDR3L SODIMM
Functional Block Diagram
Functional Block Diagram
Figure 2: Functional Block Diagram (PCB 0900, R/C-F)
S1#
S0#
DQS0#
DQS0
DM0
DQS4#
DQS4
DM4
DM CS# DQ
DQS#
DQS#
DQS#
DM
DM
DM
CS# DQ DQS#
DM CS# DQ DQS#
DM CS# DQ
DQS#
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ32
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
U1
U16
U9
U18
V
V
ZQ
SS
ZQ
SS
DQS1#
DQS1
DM1
DQS5#
V
SS
V
V
V
SS
SS
SS
DQS5
DM5
DM CS# DQ
CS# DQ DQS#
DM CS# DQ DQS#
DM CS# DQ
DQS#
DQ8
DQ9
DQ40
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
U7
U20
U12
U5
V
ZQ
V
ZQ
SS
SS
DQS2#
DQS6#
DQS6
DM6
V
SS
DQS2
DM2
DM CS# DQ
CS# DQ DQS#
DM CS# DQ DQS#
DM CS# DQ
DQS#
DQ16
DQ48
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
U2
U15
U17
U10
V
ZQ
V
ZQ
SS
SS
DQS3#
V
SS
DQS7#
DQS3
DM3
DQS7
DM7
DM CS# DQ
DQS#
DM
CS# DQ DQS#
DM CS# DQ DQS#
DM CS# DQ
DQS#
DQ24
DQ56
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
U19
U8
U11
U6
ZQ
V
V
ZQ
SS
SS
V
V
SS
SS
Rank 0 = U1, U2, U7, U9, U11, U12, U17, U19
Rank 1 = U5, U6, U8, U10, U15, U16, U18, U20
BA[2:0]
A[15/14:0]
RAS#
BA[2:0]: DDR3 SDRAM
U14
CK0
CK0#
Rank 0
Rank 1
A[15/14:0]: DDR3 SDRAM
RAS#: DDR3 SDRAM
CAS#: DDR3 SDRAM
WE#: DDR3 SDRAM
CKE0: Rank 0
SPD EEPROM
WP A0 A1 A2
SCL
SDA
CK1
CK1#
CAS#
WE#
V
SA0 SA1
V
SS
SS
CKE0
CKE1
CKE1: Rank 1
ODT0
ODT0: Rank 0
VDDSPD
SPD EEPROM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
ODT1
ODT1: Rank 1
RESET#
RESET#: DDR3 SDRAM
V
DD
Command, address and clock line terminations
V
TT
VREFCA
VREFDQ
DDR3
SDRAM
CKE[1:0], A[15/14:0],
RAS#, CAS#, WE#,
S#[1:0], ODT[1:0], BA[2:0]
DDR3 SDRAM
DDR3 SDRAM
V
TT
V
SS
DDR3
SDRAM
CK[1:0]
CK#[1:0]
V
DD
1. The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
Note:
PDF: 09005aef846206a0
ktf16c512_1gx64hz.pdf - Rev. K 7/15 EN
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