LatticeECP2 / M系列数据表
架构
2008年8月
数据表DS1006
体系结构概述
每次的LatticeECP2 / M器件包含逻辑块阵列由可编程I / O单元（ PIC ）包围。之间
逻辑块的行之间spersed是一排排的sysMEM ™嵌入式RAM块（ EBR ）和行系的
™ DSP数字信号处理模块，如图2-1所示。此外， LatticeECP2M系列包含
SERDES的四边形中的一个或多个的角。图2-2示出了ECP2M20与一种四元的框图。
有两种类型的逻辑块，所述可编程功能单元（ PFU）和可编程功能单元
无RAM （ PFF ） 。在PFU包含逻辑，算术， RAM和ROM功能的基石。该PFF
块中包含的逻辑，算术和ROM功能的积木。这两个PFU和PFF块优化
灵活性，使复杂的设计可以快速实施，英法fi ciently 。逻辑块被布置在两
二维数组。只有一种类型的块时，每行中使用。
所述的LatticeECP2 / M器件含有一个或多个行的sysMEM EBR块。的sysMEM EBRS是大型专用
18K快速的内存块。每个的sysMEM块可以是CON组fi gured在各种深度和宽度的RAM或ROM的。
此外，的LatticeECP2 / M器件具有多达两排的DSP块。每个DSP块有乘法器和
加法器/累加器，它是用于复杂的信号处理能力的构建块。
在LatticeECP2M器件具有多达16个嵌入式3.125Gbps的SERDES （串行器/解串器）通道。
每个SERDES通道包含独立的8b / 10b编码/解码，极性调整和弹性缓冲逻辑。
每一组四个SERDES通道连同其物理编码子层（PCS ）块中，创建了一个四边形。该
在SERDES功能/ PCS四边形可以通过在设备CON组fi guration或设置存储单元进行控制
寄存器是设备操作期间寻址。在每一个四元的寄存器都可以通过一个软编程
IP接口，称为SERDES的客户端接口（SCI ） 。这些四边形（最多四个）定位在角
的设备。
每个PIC块包括两个公共信息官（ PIO对）各自sysI / O缓冲区。的的sysI / O缓冲器
的LatticeECP2 / M器件被布置在八个银行，允许各种I / O标准的实施。
此外，一个独立的I / O模块组被设置为编程接口。上的左边缘和右边缘的PIO对
该设备可CON组fi gured的LVDS发送/接收对。 PIC的逻辑还包括预先设计支持
以有助于在高速源同步标准，例如SPI4.2实施，随着存储器
接口包括DDR2 。
提供的其他模块包括锁相环， DLL和CON组fi guration功能。在的LatticeECP2 / M架构提供
两个一般的PLL （ GPLL ） ，每个设备多达六个标准锁相环（ SPLL ） 。此外，每一个的LatticeECP2 / M系列
成员提供每个设备两个DLL 。该GPLLs和DLL块位于对在自下而上的端
最EBR行;该DLL块位于朝向装置的边缘。的SPLL块位于的端
其他EBR / DSP行。
支持的功能，如CON组fi guration比特流解密，透明的更新CON组fi guration块
和双启动支持位于朝着这个EBR行的中心。在球栅阵列（ BGA ）封装的器件
在LatticeECP2 / M系列支持位于银行的四个网络间的角落里已经一个SYSCONFIG ™端口，
允许串行或并行设备CON组fi guration 。
此外，每个设备在家庭中有一个JTAG端口。该系列还提供了一个片上振荡器和软错误
检测能力。在的LatticeECP2 / M器件使用1.2V作为其核心电压。
© 2008莱迪思半导体公司莱迪思的所有商标，注册商标，专利和网站上列出的www.latticesemi.com/legal 。所有其他品牌
或产品名称均为其各自所有者的注册商标。本文中的说明和信息，如有变更，恕不另行通知。
www.latticesemi.com
2-1
DS1006
Architecture_01.9
LATTICE [ LATTICE SEMICONDUCTOR ]
