TC1796
General Device Information
2.3
Pin Configuration
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
SO
N1
FCL
P1A
HD
RST
BY
PASS
A
B
A
VDDFL3
NMI
VDDP VSS
N.C. P2.9 P2.13 P2.15 P0.14 P0.5 P0.2 P0.1 P0.0 P3.14 P3.5 P3.1 P5.1 P5.2 P5.7
P2.6 P2.7 P2.10 P2.14 P0.9 P0.6 P0.4 P0.3 P3.15 P3.6 P3.3 P3.0 P5.0 P5.3 P5.6
P2.5 P2.8 P2.11 P2.12 P0.12 P0.10 P0.8 P0.7 P3.7 P3.10 P3.9 P3.4 P3.2 P5.5 P5.4
P9.0 P9.3 P10.0
P9.1 P9.2 P10.1
SO
P1A
FCL
N1
PO TEST
MODE
VDDFL3
VDDP VSS
VDD
VDD
B
RST
BRK
IN
SO
P0A
FCL FCL
N0
C
VDDP VSS
C
P9.6 P9.8 P10.2 N.C.
P0A
SO
N0
BRK
OUT
D
D
VDDP VSS
VDD
VDDP VSS
P3.8 P3.12 P3.13 P3.11
VDD
VDDP VSS
VDD TDO
P2.4 P2.3 P2.2 P0.15 P0.13 P0.11
P6.12 P6.11 P6.6 P6.9
P9.4 P9.5 P9.7 P10.3
VDD
E
TCK TDI
E
VDD
TRST
N.C.
OSC3
VSS
VDD
F
TMS
F
P6.14 P6.10 P6.4 P6.8
OSC
OSC
TST
RES
XTAL XTAL
G
G
H
P6.15 P6.13 P6.7 P6.5
2
1
H
VDD
VSS
VDDEBU VDDEBU VDDEBU VDDEBU
P8.1 P8.0 N.C.
P8.4 P8.3 P8.2
P8.7 P8.5 P8.6
J
J
A5
A9
A0
A6
A1
A3
A7
A2
A4
A8
K
K
VDDP
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
TR12 TR13 TR15
TR11 TR10 TR14
L
L
VSS
P1.15 P1.14 P1.13 P1.11
P1.10 P1.9 P1.8 P1.5
P1.3 P1.7 P1.6 P1.4
A13
M
N
VSS
VSS
VSS
VDDEBU
M
N
TR9 TR8
A12 A11 A10
VSS
VSS
VSS
VSS
A15 A16 A17 A14
P
VDD
VSS
P
P1.2 P1.1 P1.0 P1.12
A19 A20 A18
A21 A23 A22
VDD
R
R
VDD
VSS
P7.1 P7.0
TR6 TR7 TR5
SBRAM
TR
T
T
VDDEBU
P7.6 P7.5 P7.4
TR3 TR1
CLK
D1
D9
D3
D5
D8
D0
D2
D4
D7
U
U
AN23 P7.7 P7.3 P7.2
AN22 AN21 AN19 AN16
TR4 TR2 TR0
D6
VDD
V
V
D13
W
Y
VDDM
VSS
W
Y
AN20 AN17 AN13
AN18 AN14 AN10
D16 D12
VSSM
VDDEBU
D18 D14 D10
AA
AB
AC
AD
AE
AF
AA
AB
AC
AD
AE
AF
AN15 AN11 AN5 AN2
D19 D22 D17 D11
VDD
AN12 AN9 AN3 AN7
D21 D20 D15
D28 D25 D23
SLSO
1
VAGND1
VDDAF VSS
VDD
VDDP VSS VDDEBU VSS
VDD
VDDEBU VSS
N.C.
AN8 AN4 AN32 AN38 AN42
AN6 AN1 AN34 AN40 AN35
AN26 AN24
AN27 AN25
P4.4 P4.8 P4.12
VAREF1
VSSAF
SLSI0 VDDP BC1 HLDA CS3 CS2 CS1
BREQ
P4.0 P4.2 P4.5 P4.11 P4.15
N.C. D31 D27 D24
SLSO MRST
CS
COMB
VAREF0
VFAGND VDDMF
VDDP BC0 BC3
WAIT CS0 N.C. N.C.
RD/
AN0 AN33 AN36 AN41
N.C. AN37 AN39 AN43
AN28 AN30
AN29 AN31
P4.1 P4.3 P4.7 P4.13
0
D30 D29 D26
0
SCLK MTSR
BF
BF
VAGND0
VFAREF VSSMF
VDDP
HOLD
17
BC2
18
MR/W
19
RD
ADV BAA
P4.6 P4.9 P4.10 P4.14
10 11 12 13
N.C.
26
0
0
CLKI CLKO
WR
1
2
3
4
5
6
7
8
9
14
15
16
20
21
22
23
24
25
MCA05584
Figure 3
TC1796 Pinning for P/PG-BGA-416-4 Package (Top view)
Data Sheet
12
V1.0, 2008-04
INFINEON [ Infineon ]
