ICS1524
引脚说明
PI N无。
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
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19
20
21
22
23
24
P I N NAME
VDDD
VS S.D。
SDA
SCL
P DEN
EXTF B
HS YNC
EXTF I L
XF我LRET
VDDA
VS S A
OS C
I
2
ç ADR
LOCK / REF
˚F UNC
CLK
DPACLK
VDDQ
VS S Q
DPACLK-
DPACLK +
CLK “
CLK +
I REF
TYPE
P WR
P WR
我N / OUT
IN
IN
IN
IN
IN
IN
P WR
P WR
IN
IN
SSTL
SSTL
SSTL
SSTL
P WR
P WR
PECL
PECL
PECL
PECL
IN
DESCRI PTI ON
数字电源
数字地
SE R I A L D A T A
SE R I A L C L Ø C k的
PFD简A B L E
前T E R N A L ˚F E E D B A C K
水平同步
外部滤波器
外部滤波器的回报
模拟电源
模拟地
振荡器
I
2
C A D ，D R ê S S小
罗C k的I N D I C A T O服务-R / R é é ˚F ř简权证
富N c个吨I O N 2 O ü吨P UT
像素clockt
DPA延迟时钟
输出驱动器电源
输出驱动器地
DPA延迟PECL时钟 -
DPA延迟PECL时钟+
PECL时钟 -
PECL时钟+
参考电流
Ç OMME NT S
3. 3V吨Ø迪GI吨的升发E （C T）我ONS
地面数字部分
I
2
C总线
1
I
2
C总线
1
暂停电荷泵
1
外部分频器输入到PFD
1
时钟输入到PLL
1
外部PLL环路滤波器
外部PLL环路滤波器的回报
3. 3V F或a为Na L OG C I R C UI吨RŸ
地面模拟电路
我nputfromcrystaloscill atorpackage
1, 2
芯片的I
2
C类地址选择
低= 4DH读，写4通道
高= 4FH读，写4EH
显示PLL或DPA锁定或REF输入
SSTL_3选择HSYNC输出
无延迟SSTL_3时钟
DPA延迟SSTL_3时钟
3.3V VDD输出驱动器
接地输出驱动器
DPA延迟倒PECL时钟开漏。
DPA延迟PECL时钟
非反相延迟PECL时钟
无延迟PECL时钟
参考电流PECL输出
漏极开路。
漏极开路。
漏极开路。
注意事项：
1.这些LVTTL输入为5 V容限。
2.如果连接未使用的接地。
ICS1524 C版本2003年1月31日
4
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
