ICS1523
视频时钟合成器与我
2
C可编程延迟
兆赫即使在低输出频率是required.The
在VCOD的输出是全速输出频率
可见在CLK引脚。
1.11 OSC输入
高频振荡器输入引脚，具有7位用户
可编程分频器。 OSC也可以选择为
环路的输入，允许所述环从任何操作
相应的，单端时钟源，通常是水晶
振荡器。
1.7动态相位调整（ DPA ）
该VCOD输出时钟，然后通过所述DPA发送
相位调整相对于输入的HSYNC作为
还有12位的内部反馈分频器。一
外部分压器可交替使用，它的输出
必须输入在EXTFB销。反馈分压器
控件多少个时钟的每个周期期间被看见
的输入参考。
在DPA允许之间的一个可编程延迟
输入的HSYNC到时钟以及FUNC输出，相对
对一个子像素的基础上对输入的HSYNC信号。延迟
长达一个时钟周期是可编程的：见注6
in
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信息。
1.12 FUNC输出
无论是空调的HSYNC输入或输出循环
（恢复HSYNC ）可在FUNC引脚，
对准的输出时钟。
1.13逻辑输入
该ICS1523采用低电压TTL （ LVTTL ）输入
这是5V兼容，如最符合VESA标准
HSYNC和VSYNC信号。
1.8反馈分频器（ FD）和FUNC
12位FD控制多少个时钟都见过
连续HSYNCs之间。
每HSYNC的时钟数是FB + 8
在FD的输出是4 CLK宽，高有效信号
所谓的FUNC 。该FUNC信号与排列
经由所述DPA的输出时钟和拟使用的
该系统中，以替换所述HSYNC的输入，
这是在-确定的质量与未对齐
与该输出时钟。另外，后
施密特触发器的HSYNC信号也可以是DPA
延迟，然后输出在FUNC引脚。看到为0x0 ： 5 。
1.14输出驱动器
该ICS1523也有SSTL_3 （ EIA / JESD8-8 ）和
低电压PECL （正ECL ）输出，操作过
3.3 V电源电压。
该SSTL_3和差分PECL输出驱动器驱动器
电阻端接或传输线。在较低的
时钟频率， SSTL_3输出可以是
操作未结束。看
1.15上电复位检测（ POR ）
该ICS1523具有自动上电复位电路，这意味着它
自行复位如果电源电压低于
大约1.8 V的阈值无需外部
需要连接到一个复位信号。
1.9相位频率检测器（ PFD ）
PFD上的FUNC信号与所选择的
输入下面描述并通过控制所述过滤器电压
启用和禁用电荷泵。充电
泵具有可编程电流驱动器，将输出
和吸收电流适当，以保持输入和
在FUNC输出一致。
1.16 I
2
C总线串行接口
该ICS1523采用5 V容限，行业标准
I
2
C总线串行接口，运行在任意低速
（100千赫）或高速（400千赫） 。该接口使用
12索引寄存器：一个是只写， 8个读/写，
和三个只读寄存器。
两个ICS1523设备可根据要处理的
在I2CADR引脚的状态。当该引脚为低电平时，
读地址是4DH和写地址是4CH 。
当该引脚为高电平时，读出地址是4FH和
写地址是4EH 。看
1.10 HSYNC和REF输入
一项所述的工艺流程图2可能的输入是水平同步（引脚7） 。
HSYNC是通过一个高性能的空调
施密特触发器。这个预处理水平同步信号，
叫REF时，被设置为与基准信号
短过渡时间。 REF可以在引脚14输出。
MDS 1523 ÿ
集成电路系统
3
525马街，圣何塞，加利福尼亚95126
电话：（ 408 ） 297-1201
修订版110905
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
