IBM16M64734HGA-10HT 参数 Datasheet PDF下载

型号：	IBM16M64734HGA-10HT
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内容描述：	[DDR DRAM Module, 64MX72, 0.8ns, CMOS, GOLD CONTACTS, DIMM-184]
分类和应用：	动态存储器双倍数据速率内存集成电路
文件页数/大小：	28 页 / 545 K
品牌：	IBM [ IBM ]

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IBM16M32644HGA

IBM16M64644HGA

IBM16M32734HGA

IBM16M64734HGA

32/64Mx64/72 1 or 2 Bank Registered DDR SDRAM Module

Preliminary

x72 ECC DDR Registered SDRAM DIMM Block Diagram

(2 Banks, x8 DDR SDRAMs)

RS1

RS0

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS4

DM4

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

D13

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS5

DM5

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

D10

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

D14

DQS2

DM2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS6

DM6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

D11

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

D15

DQS3

DM3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQS7

DM7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

D12

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

D16

DQS8

DM8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

Serial PD

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

SCL

SA0 SA1 SA2

SDA

DDQ

VREF

DDID

D0-D17

Strap: see Note 4

D17

BA0-BA1

A0-A12

RAS

CAS

CKE0

CKE1

PCK

CK0, CK0 --------- PLL*

RS0 -> S0 : SDRAMs D0-D8

* Wire per Clock Loading Table/Wiring Diagrams

RS1 -> S1 : SDRAMs D9-D17

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17

Notes:

RA0-RA12 -> A0-A12: SDRAMs D0-D17

. DQ-to-I/O wiring may be changed within a byte.

RRAS -> RAS: SDRAMs D0-D17

2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.

RCAS -> CAS: SDRAMs D0-D17

3. DQ/DQS resistors are 22 Ohms.

RCKE0 -> CKE: SDRAMs D0-D8

4. VDDID strap connections (for memory device VDD, VDDQ):

RCKE1 -> CKE: SDRAMs D9-D17

STRAP OUT (OPEN): VDD = VDDQ

RWE -> WE: SDRAMs D0-D17

STRAP IN (VSS): VDD

≠

VDDQ.

5. RS0 and RS1 alternate between the back and front sides of the DIMM.

RESET

6. Address and control resistors are 22 Ohms.

Use is further subject to the provisions at the end of this document.

19L7358.H02502

3/00

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