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银行激活/列地址命令
EM68B16DVAA
银行激活/行地址命令，也称为激活命令，由持有发行
CAS
和
WE
高配
CS
和
RAS
低的时钟（CK）的上升沿。在DDR SDRAM有四个
独立的银行，所以两张银行选择地址（ BA0 ， BA1 ）是必需的。活动的命令必须是
在执行任何读或写操作之前应用。从激活命令到第一个读取的延迟
或写命令必须达到或超过最低的
RAS
to
CAS
延迟时间（t
RCD
分钟）。一旦银行
已被激活，它必须被预充电之前另一激活命令可以被应用到相同的组。
穿插主动命令之间（组0到银行3 ，例如）的最小时间间隔是
银行银行延迟时间（t
RRD
分钟）。
突发读取操作
在DDR SDRAM的突发读取操作是通过发出启动
CS
和
RAS
LOW同时举行
RAS
和
WE
在高时钟（ CK ）的tRCD的后，从激活命令的上升沿。地址输入
（ A0 〜 A9 ）确定的起始地址连拍。该模式寄存器设置突发类型（顺序或
交织）和脉冲串长度（2 ，4，8或16） 。所述第一输出数据是后可用
CAS
从延迟
读命令，而连续的数据比特是在数据的上升沿和下降沿呈现
选通（ DQS）的DDR SDRAM所提供，直到突发完成。
突发写操作
由具有颁发突发写入命令
CS
,
CAS
和
WE
LOW同时举行
RAS
高在上升
时钟（ CK ）的边缘。地址输入确定的起始列地址。没有写入延迟
相对于DQS所需突发写周期。所述第一数据的突发写周期，必须在施加
数据选通信号的第一个上升沿吨后启用
DQSS
从时钟的上升沿时，写
命令发出。其余的数据输入必须在每个后续上升沿和供应
数据选通，直到突发长度边缘完成。后的脉冲串已结束时，任何附加的数据
提供的到DQ管脚将被忽略。
突发中断
读取读取中断
突发读可以在突发结束前通过一个新的读命令，任何一家银行被打断。当
先前的突发中断时，从剩余的地址数据的位由数据从新的覆盖
解决了与完整的突发长度。从以前的Read指令的数据继续出现在
输出直到
CAS
从中断读命令延迟是满意的。在这一点上从所述数据
出现中断读取命令。读取读取间隔为最小的1个时钟。
读取突发停机&写中断
要中断突发读与写命令时，突发停止命令必须置为避免数据
争用的I / O总线上放置到DQ （输出驱动器），在一个高阻抗状态。为确保DQ是
三态的一个周期中的写操作开始之前，在突发停止命令必须在施加
至少2个时钟周期为CL = 2和Write指令之前至少3个时钟周期为CL = 3 。
READ打断了预充电
突发读可以通过在同一行的预充电被中断。需要的最小的1个时钟周期
读预充电时间。甲预充电命令，输出禁止延迟等效于
CAS
潜伏期。
钰创机密
10
1.0版
2009年3月
ETRON [ ETRON TECHNOLOGY, INC. ]
