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EDE5104AGSE-5C-E 参数 Datasheet PDF下载

EDE5104AGSE-5C-E图片预览
型号: EDE5104AGSE-5C-E
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内容描述: 512M位DDR2 SDRAM [512M bits DDR2 SDRAM]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 65 页 / 657 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EDE5104AGSE, EDE5108AGSE  
AC Characteristics (TC = 0°C to +85°C, VDD, VDDQ = 1.8V ± 0.1V, VSS, VSSQ = 0V)  
-6C, -6E  
667  
-5C  
533  
min.  
-4A  
400  
min.  
Frequency (Mbps)  
Parameter  
Symbol min.  
max.  
5
max.  
5
max.  
5
Unit Notes  
tCK  
4 (-6C)  
5 (-6E)  
/CAS latency  
CL  
4
3
Active to read or write command  
delay  
12 (-6C)  
15 (-6E)  
tRCD  
tRP  
tRC  
15  
15  
15  
15  
ns  
ns  
12 (-6C)  
15(-6E)  
Precharge command period  
Active to active/auto refresh  
command time  
57 (-6C)  
60 (-6E)  
60  
55  
ns  
ps  
ps  
DQ output access time from CK, /CK tAC  
DQS output access time from CK,  
/CK  
450  
+450  
+400  
500  
450  
+500  
+450  
600  
500  
+600  
+500  
tDQSCK 400  
CK high-level width  
tCH  
tCL  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
tCK  
tCK  
CK low-level width  
CK half period  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
tHP  
ps  
ps  
Clock cycle time  
tCK  
tDH  
tDS  
3000  
175  
8000  
3750  
225  
8000  
5000  
275  
8000  
DQ and DM input hold time  
DQ and DM input setup time  
ps  
ps  
5
4
100  
100  
150  
Control and Address input pulse  
width for each input  
tIPW  
tDIPW  
tHZ  
0.6  
0.6  
0.6  
tCK  
tCK  
DQ and DM input pulse width for  
each input  
0.35  
0.35  
0.35  
Data-out high-impedance time from  
CK,/CK  
tAC max.  
tAC max.  
tAC max. ps  
Data-out low-impedance time from  
CK,/CK  
tLZ  
tAC min. tAC max. tAC min. tAC max. tAC min. tAC max. ps  
DQS-DQ skew for DQS and  
associated DQ signals  
tDQSQ  
tQHS  
240  
340  
300  
400  
350  
450  
ps  
ps  
ps  
DQ hold skew factor  
tHP –  
tQHS  
tHP –  
tQHS  
tHP –  
tQHS  
DQ/DQS output hold time from DQS tQH  
Write command to first DQS latching  
tDQSS  
WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 tCK  
transition  
DQS input high pulse width  
tDQSH  
tDQSL  
tDSS  
0.35  
0.35  
0.2  
0.35  
0.35  
0.2  
0.35  
0.35  
0.2  
tCK  
tCK  
tCK  
tCK  
DQS input low pulse width  
DQS falling edge to CK setup time  
DQS falling edge hold time from CK tDSH  
0.2  
0.2  
0.2  
Mode register set command cycle  
time  
tMRD  
tWPST  
2
2
2
tCK  
Write postamble  
Write preamble  
0.4  
0.6  
0.4  
0.6  
0.4  
0.6  
tCK  
tCK  
ps  
tWPRE 0.35  
0.35  
375  
0.35  
475  
Address and control input hold time tIH  
Address and control input setup time tIS  
275  
5
4
200  
250  
350  
ps  
Read preamble  
tRPRE  
0.9  
1.1  
0.9  
1.1  
0.9  
1.1  
tCK  
tCK  
ns  
Read postamble  
tRPST  
tRAS  
tRAP  
0.4  
0.6  
0.4  
0.6  
0.4  
0.6  
Active to precharge command  
Active to auto-precharge delay  
45  
70000  
45  
70000  
40  
70000  
tRCD min.  
tRCD min.  
tRCD min.  
ns  
Preliminary Data Sheet E0715E20 (Ver. 2.0)  
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