EBJ11UE6BASA
Block Diagram
/CK1
CK1
/CK0
CK0
/CS1
ODT1
CKE1
3
Command
16
Address, BA
/CS0
ODT0
CKE0
R
S1
R
S1
R
S1
/DQS0
DQS0
DM0
/DQSL
DQSL
DML
/DQSL
DQSL
DML
8
8
R
R
S1
DQL0
DQL0
DQ0 to DQ7
/DQS1
to DQL7
to DQL7
S1
/DQSU
/DQSU
D0
D4
R
S1
R
S1
R
S1
DQSU
DQSU
DQS1
ZQ
ZQ
DMU
DMU
DM1
DQU0
to DQU7
DQU0
to DQU7
DQ8 to DQ15
Serial PD
R
R
R
S1
S1
S1
/DQS2
DQS2
DM2
/DQSL
/DQSL
SCL
SA0
SA1
SCL
A0
SDA
SDA
DQSL
DML
DQSL
DML
U1
A1
A2
8
8
R
S1
R
S1
R
S1
R
S1
DQL0
to DQL7
DQL0
to DQL7
/EVENT
/EVENT
DQ16 to DQ23
/DQSU
DQSU
D1
/DQSU
DQSU
D5
/DQS3
DQS3
DM3
ZQ
ZQ
/RESET
VTT
/RESET:SDRAMs (D0 to D7)
DMU
DMU
R
S1
DQU0
to DQU7
DQU0
to DQU7
DQ24 to DQ31
VTT
VDDSPD
VREFCA
VREFDQ
VDD
SPD
SDRAMs (D0 to D7)
SDRAMs (D0 to D7)
SDRAMs (D0 to D7)
R
S1
R
S1
R
S1
/DQS4
DQS4
DM4
/DQSL
DQSL
DML
/DQSL
DQSL
DML
VSS
SDRAMs (D0 to D7, SPD)
8
8
Notes :
R
R
R
R
S1
S1
S1
S1
DQL0
DQL0
DQ32 to DQ39
/DQS5
to DQL7
to DQL7
1. DQ wiring may be changed.
2. DQ, DQS, /DQS, ODT, DM, CKE, /CS relationships
must be meintained as shown.
3. Refer to the appropriate clock wiring topology
under the DIMM wiring details section of this document.
D2
D6
/DQSU
DQSU
DMU
/DQSU
DQSU
DMU
DQS5
ZQ
ZQ
DM5
R
S1
DQU0
to DQU7
DQU0
to DQU7
DQ40 to DQ47
*
D0 to D7: 1G bits DDR3 SDRAM
Address, BA: A0 to A12, BA0 to BA2
Command: /RAS, /CAS, /WE
U1: 256 bytes EEPROM
Rs1: 15Ω
R
R
R
S1
S1
S1
/DQS6
DQS6
DM6
/DQSL
/DQSL
Rs2: 36Ω
DQSL
DML
DQSL
DML
8
8
R
S1
DQL0
DQL0
DQ48 to DQ55
to DQL7
to DQL7
R
S1
R
S1
R
S1
V1
V2
V3
V4
D3
D7
/DQS7
DQS7
DM7
/DQSU
DQSU
DMU
/DQSU
DQSU
DMU
D4
D5
D6
D7
ZQ
ZQ
R
S1
DQU0
to DQU7
DQU0
to DQU7
DQ56 to DQ63
V1
V2
V3
V4
D0
D1
D2
D3
VTT VTT
VTT
Address and Control lines
VDD
VDD
Preliminary Data Sheet E1224E10 (Ver. 1.0)
10
ELPIDA [ ELPIDA MEMORY ]
