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EBE11ED8ABFA-4A-E 参数 Datasheet PDF下载

EBE11ED8ABFA-4A-E图片预览
型号: EBE11ED8ABFA-4A-E
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内容描述: 1GB无缓冲DDR2 SDRAM DIMM ( 128M字× 72位, 2级) [1GB Unbuffered DDR2 SDRAM DIMM (128M words x 72 bits, 2 Ranks)]
分类和应用: 存储内存集成电路动态存储器双倍数据速率时钟
文件页数/大小: 22 页 / 174 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EBE11ED8ABFA  
Block Diagram  
/CS1  
/CS0  
R
R
S1  
S1  
S1  
S1  
/DQS0  
DQS0  
DM0  
/DQS4  
DQS4  
DM4  
R
S1  
S1  
R
R
R
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
8
R
S1  
8
R
S1  
D0  
D9  
D4  
D13  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0 to DQ7  
/DQS1  
DQ32 to DQ39  
R
S1  
R
R
S1  
/DQS5  
DQS5  
DM5  
R
R
S1  
S1  
DQS1  
DM1  
S1  
R
S1  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
R
S1  
R
S1  
8
8
DQ0  
D1  
DQ8 to DQ15  
/DQS2  
DQ40 to DQ47  
/DQS6  
D10  
D5  
D14  
to DQ7  
to DQ7  
to DQ7  
to DQ7  
R
S1  
R
S1  
R
S1  
R
R
S1  
R
S1  
S1  
DQS2  
DM2  
DQS6  
DM6  
DM /CS DQS /DQS  
/DQS  
/DQS  
/DQS  
DM /CS DQS  
DM /CS DQS  
DM /CS DQS  
8
R
S1  
8
R
S1  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
D11  
D6  
D15  
D2  
DQ48 to DQ55  
/DQS7  
DQ16 to DQ23  
/DQS3  
R
S1  
R
S1  
R
S1  
R
S1  
R
R
S1  
DQS3  
DM3  
DQS7  
DM7  
S1  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
R
S1  
8
R
S1  
8
D3  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
DQ0  
to DQ7  
D12  
D7  
D16  
DQ56 to DQ63  
/DQS8  
DQ24 to DQ31  
R
S1  
R
S2  
R
R
S1  
BA0 to BA1  
A0 to A13  
BA0 to BA1: SDRAMs (D0 to D17)  
A0 to A13: SDRAMs (D0 to D17)  
DQS8  
DM8  
R
S2  
S1  
R
R
R
S2  
S2  
S2  
/RAS  
/CAS  
/WE  
/RAS: SDRAMs (D0 to D17)  
/CAS: SDRAMs (D0 to D17)  
/WE: SDRAMs (D0 to D17)  
/DQS  
DM /CS DQS  
/DQS  
DM /CS DQS  
DQ0  
R
S1  
8
DQ0  
D8  
D17  
to DQ7  
CB0 to CB7  
to DQ7  
CKE0  
CKE1  
ODT0  
ODT1  
CKE: SDRAMs (D0 to D7)  
CKE: SDRAMs (D8 to D17)  
ODT:SDRAMs (D0 to D7)  
ODT:SDRAMs (D8 to D17)  
Serial PD  
SDA  
VDDSPD  
VREF  
SPD  
SCL  
SCL  
A0  
SDA  
SDRAMs (D0 to D17)  
SDRAMs (D0 to D17)  
SA0  
SA1  
SA2  
U0  
VDD  
A1  
VSS  
SDRAMs (D0 to D17)  
A2  
WP  
* D0 to D15 : 512M bits DDR2 SDRAM  
U0 : 2k bits EEPROM  
Notes :  
1. DQ wiring may be changed within a byte.  
Rs1 : 22  
2. DQ, DQS, /DQS, ODT, DM, CKE, /CS relationships  
must be meintained as shown.  
Rs2 : 3.0  
3. Refer to the appropriate clock wiring topology  
under the DIMM wiring details section of this document.  
Data Sheet E0379E40 (Ver. 4.0)  
8
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