prgramdatai
prgdatao
prgramwr
prgaddr
8
8
12
片上存储器
（实现为RAM）
0等待状态的访问
10
prgromdata
i
8
的ASIC或FPGA的
芯片
8
片上存储器
（实现为ROM ）
0等待状态的访问
8位减法（注册
寻址）
8位乘法
8位除法
16位加法
16位的减法
16位乘法
32位加法
32位减法
32位乘法
平均车速提高：
12,00
16,00
9,60
12,00
12,00
13,60
12,00
12,00
12,60
11,12
DP8051
xdatai
xdatao
XADDR
xprgrd
xprgwr
片外存储器
16
（实现为
闪存，或SRAM ）
例如。 2-5等待状态
ACCESS
Dhrystone基准2.1版来
衡量核心的性能。下面TA-
BLE给出了一个关于DP8051调查perform-
ANCE中的Dhrystone /秒和VAX MIPS的方面
投资评级。
设备
目标
-
-
0.25u
时钟
频率
12兆赫
33兆赫
250兆赫
Dhry /秒
（ VAX MIPS ）
268 (0.153)
1550 (0.882)
43700 (24.872)
准备
等待状态
经理
80C51
80C310
DP8051
在上述实施中描述应
当作一个例子。所有程序存储器
空间是完全可配置的。对于时序关键
整个应用程序代码的方案需要
mented片上ROM和（或） RAM和
无需等待状态执行，但对于一些
其他应用程序整个程序代码即可
实现片外ROM或FLASH和
与所需数量的等待状态赛扬执行
克莱斯。
在根据Dhrystones方面的核心性能
45000
40000
35000
30000
25000
20000
15000
10000
5000
0
268
1550
43700
性能
下表给出了一个关于调查
在结构化ASIC器件的核心面积和性能
（ CPU功能和外设已经IN-
cluded ） ：
设备
0.25U典型
0.25U典型
优化
区域
速度
F
最大
100兆赫
250兆赫
80C51 （ 12MHz时）
80C310 （ 33MHz的）
DP8051 （ 250MHz的）
在ASIC器件核心性能
面积由DP8051芯的每个单元利用
在供应商的特定技术总结
在表中。
部件
中央处理器*
中断控制器
电源管理单元
I / O端口
计时器
UART0
总面积
区域
[盖茨]
[农民田间学校]
对于用户最重要的是应用程序
速度的提高。最常用的
算术函数和他们改善
示于下表中。改善是
计算为{ 8051个时钟周期}除以
{ DP8051时钟周期}执行的要求
相同的功能。更多细节可在
核心文档。
功能
8位加法（即时
数据）
8位加法（直
寻址）
8位加法（间接
寻址）
8位加法（注册
寻址）
8位的减法（即时
数据）
8位的减法（直接
寻址）
8位的减法（间接
寻址）
改善
9,00
9,00
9,00
12,00
9,00
9,00
9,00
5900
450
50
400
550
650
8000
285
40
5
35
50
60
475
* CPU - 包括ALU ，操作码解码器，控制单元，程序&的
内部&外部存储器接口，用户界面的SFR
核心零部件领域的利用
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