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浮点运算协处理器 - IEEE-
754标准的单精度实数，字
和短整型
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可通过改变被排除在芯
适当的常数包文件中。
FADD ， FSUB-加法，减法
FMUL ， FDIV-乘法，除法
FSQRT-平方根
FUCOM-比较
FCHS - 改变符号
FABS - 绝对值
FSIN ， FCOS-正弦，余弦
Ftan的， FATAN-相切，相切弧
可交付
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源代码：
◊
VHDL源代码和/或
◊
Verilog源代码和/或
◊
加密或纯文本EDIF网表
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VHDL & VERILOG测试平台环境，
◊
的Active-HDL仿真的自动宏
◊
的ModelSim仿真的自动宏
◊
参照响应测试
♦
技术文档
◊
安装注意事项
◊
HDL核心规格
◊
数据表
♦
综合脚本
♦
示例应用程序
♦
技术支援
◊
IP核实现支持
◊
3个月维修
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CON组fi guration
该DP8051XP以下参数
核心可以很容易调节到要求
专用的应用程序和技术。组态
芯的定量可以通过费力来制备
改变包文件中适当的常数。
没有必要改变的任何部件
代码。
•
内部程序存储器
TYPE
- 同步
- 异步
-
0 - 64KB
-
-
0 - 64KB
-
- 真
- 假
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
-
子程序
位置
内部程序ROM
•
内存大小
•
•
•
内部程序RAM
内存大小
内部程序存储器
固定大小
第二个数据指针
(DPTR1)
交付的IP核的更新，以及轻微
主版本的变化
交付的文档更新
电话&电子邮件支持
许可
可理解性和明确的许可
没有专利费的方法使使用的IP
核心容易和简单。
单设计
许可证允许使用IP核
单个FPGA比特流和ASIC implementa-
化。它还允许FPGA原型之前
ASIC产品。
无限设计
许可证允许使用IP核
在无限数量的FPGA位流和
ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。目前使用没有时间
局限性。
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单设计许可证
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VHDL ， Verilog的叫HDL Sour-源代码
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DPTR0递减
•
DPTR1递减
•
数据指针自动切换
•
中断
•
定时访问保护
•
电源管理模式
•
STOP模式
•
DoCD ™调试单元
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
ce
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加密或纯文本EDIF网表称为
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无限设计许可证
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HDL源代码
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网表
除了上面提到的所有参数
可用外设和外部中断
本文档中提及的所有商标
是其各自所有者的商标。
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从升级
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网表到HDL源代码
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单设计，以无限的设计
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http://www.dcd.pl
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