prgramdatai
prgdatao
prgramwr
prgaddr
8
8
12
片上存储器
（实现为RAM）
0等待状态的访问
计算为{ 8051个时钟周期}除以
{ DP8051CPU时钟周期} ，又要执行要求
可爱相同的功能。更多详情
提供核心文档。
功能
8位加法（即时
数据）
8位加法（直
寻址）
8位加法（间接
寻址）
8位加法（注册
寻址）
8位的减法（即时
数据）
8位的减法（直接
寻址）
8位的减法（间接
寻址）
8位减法（注册
寻址）
8位乘法
8位除法
16位加法
16位的减法
16位乘法
32位加法
32位减法
32位乘法
平均车速提高：
改善
9,00
9,00
9,00
12,00
9,00
9,00
9,00
12,00
16,00
9,60
12,00
12,00
13,60
12,00
12,00
12,60
11,12
10
prgromdata
i
8
的ASIC或FPGA的
芯片
8
片上存储器
（实现为ROM ）
0等待状态的访问
DP8051CPU
xdatai
xdatao
XADDR
xprgrd
xprgwr
片外存储器
16
（实现为
闪存，或SRAM ）
例如。 2-5等待状态
ACCESS
准备
等待状态
经理
在上述实施中描述应
当作一个例子。所有程序存储器
空间是完全可配置的。对于时序关键
整个应用程序代码的方案需要
mented片上ROM和（或） RAM和
无需等待状态执行，但对于一些
其他应用程序整个程序代码即可
实现片外ROM或FLASH和
与所需数量的等待状态赛扬执行
克莱斯。
Dhrystone基准2.1版来
衡量核心的性能。下面TA-
BLE给出了一个关于DP8051CPU调查per-
formance中的Dhrystone /秒和VAX方面
MIPS额定值。
设备
目标
时钟
频
昆西
12兆赫
33兆赫
150兆赫
Dhry /秒
（ VAX MIPS ）
268 (0.153)
1550 (0.882)
26220 (14.924)
80C51
-
80C310
-
DP8051CPU STRATIX -II
在根据Dhrystones方面的核心性能
性能
下表给出了一个关于调查
核心区和可编程性能
逻辑器件放置&路由（CPU为特色的后
及其良好的外围设备已被列入） ：
设备
FLEX10KE
ACEX1K
APEX20K
APEX20KE
APEX20KC
APEX -II
MERCURY
CYCLONE
CYCLONE -II
的Stratix
的Stratix - II
速度等级
-1
-1
-1
-1
-7
-7
-5
-6
-6
-5
-3
F
最大
57兆赫
56兆赫
50兆赫
68兆赫
79兆赫
74兆赫
101兆赫
93兆赫
95兆赫
89兆赫
160兆赫
27000
24000
21000
18000
15000
12000
9000
6000
3000
0
80C51 （ 12MHz时）
26220
268
1550
80C310 （ 33MHz的）
DP8051CPU （ 150MHz的）
面积DP8051CPU的各单位利用
核心供应商的具体技术是summa-
聘在表中。
部件
中央处理器*
中断控制器
电源管理单元
区域
[ LC ]
[农民田间学校]
在Altera的器件核心性能
对于用户最重要的是应用程序
速度的提高。最常用的
算术函数和他们改善
示于下表中。改善是
本文档中提及的所有商标
是其各自所有者的商标。
1640
100
10
285
40
5
http://www.DigitalCoreDesign.com
http://www.dcd.pl
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