●
完全可合成的，静止同步
设计正沿时钟和没有
内部三态
扫描测试准备
2.0 GHz的虚拟
在0.25U时钟频率
工艺流程
CON组fi guration
该DP8051CPU以下参数
核心可以很容易调节到要求
专用的应用程序和技术。组态
芯的定量可以通过费力来制备
改变包文件中适当的常数。
没有必要改变的任何部件
代码。
•
•
•
•
内部程序存储器
TYPE
内部程序ROM
内存大小
内部程序RAM
内存大小
内部程序存储器
固定大小
- 同步
- 异步
-
0 - 64KB
-
-
0 - 64KB
-
- 真
- 假
-
子程序
位置
●
●
外设
●
DoCD ™调试单元
○
处理器执行控制
RUN
停止
走进教学
跳转指令
○
读写所有的处理器内容
程序计数器（PC）的
程序存储器
内部（直接）数据存储器
特殊功能寄存器（SFR ）
外部数据存储器
○
代码执行断点
1实时PC断点
无限数量的实时操作码突破性
要点
○
硬件执行监视点
1 ，在内部（直接）数据存储器
1 ，在特殊功能寄存器（SFR ）
1 ，在外部数据存储器
○
硬件观察点在一定激活
地址通过任何写入内存
地址从存储器中读取的任何
地址被写入到内存中所需的数据
地址被从内存中读取所需的数据
○
软件观察点数量不限
内部（直接）数据存储器
特殊功能寄存器（SFR ）
外部数据存储器
○
软件断点数量不受限制
程序存储器（ PC）
○
自动调节的调试数据传输的
•
中断
•
电源管理模式
•
STOP模式
•
DoCD ™调试单元
- 使用
- 未使用
- 使用
- 未使用
- 使用
- 未使用
除了上面提到的所有参数
可用外设和外部中断
可通过改变被排除在芯
适当的常数包文件中。
可交付
♦
源代码：
◊
VHDL源代码和/或
◊
Verilog源代码和/或
◊
加密或纯文本EDIF网表
♦
VHDL & VERILOG测试平台环境，
◊
的Active-HDL仿真的自动宏
◊
的ModelSim仿真的自动宏
◊
参照响应测试
♦
技术文档
◊
安装注意事项
◊
HDL核心规格
◊
数据表
♦
综合脚本
♦
示例应用程序
♦
技术支援
◊
IP核实现支持
◊
3个月维修
●
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民政事务总署和硅之间的速率
○
JTAG通信接口
●
电源管理单元
○
电源管理模式
○
切功能
○
STOP模式
●
中断控制器
○
2优先级
○
2个外部中断源
交付的IP核的更新，以及轻微
主版本的变化
交付的文档更新
电话&电子邮件支持
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