DLL或DLM ，以防止在初始长计数
负载。
调制解调器控制逻辑
控制界面
同调制解调器或数据集（或外围
设备模拟调制解调器） 。
中断控制器
- D16550由全
优先级的中断系统控制器。
It
控制中断请求给CPU和
中断优先级。中断控制器包含
打断
启用
（ IER ）
和
打断
【鉴别】（ IIR ）寄存器。
接收器控制
- 接收开始时的
空闲时的串行输入下降沿（ SI ）
状态被检测到。开始之后在SI输入是
每次采样16个内部波特率周期，因为它是
在图中，如下所示。当逻辑1状态
启动过程中检测到的位表示该
假起始位检测器和接收器背面
到空闲状态。
接收FIFO
- RX FIFO为16级
深，它接收到的数据，直到数
在FIFO中的字节等于所述选定的中断
触发电平。在那个时候，如果接收中断
启用后， UART会发出一个中断
CPU中。在RX FIFO将继续存储
字节，直到其持有人16 。它不会
接受更多的数据时，它充满。再
数据进入接收移位寄存器将会设置
溢出错误标志。
发射机
控制
模块
控制
写到THR （发送器传输
保持寄存器）通过串口输出字符
SO 。新的发送开始对下一个
内部波特率发生器的溢出信号，
写THR寄存器或发射后
FIFO。传输控制包含THR
注册和发送移位寄存器。
发送FIFO
- 的的Tx部
通过UART所以一旦传输数据
在CPU加载一个字节到发送FIFO 。该
UART将阻止加载到Tx FIFO是否
目前拥有16个字符。加载到
发送FIFO将再次尽快启用，
下一个字符被传输到Tx移
注册。这些能力占
与Tx的主要是自主操作。该
UART的开始通常在上述操作
一个Tx中断。
性能
下表给出了有关的调查
核心面积和性能的
广场&路线后， Altera的器件：
速度
GRADE
CYCLONE
-6
CYCLONE 2
-6
的Stratix
-5
STRATIX 2
-3
STRATIXGX
-5
MERCURY
-5
EXCALIBUR
-1
APEX II
-7
APEX20KC
-7
APEX20KE
-1
APEX20K
-1V
ACEX1K
-1
FLEX10KE
-1
设备
1
逻辑单元
452
1
461
1
452
1
388
1
452
1
513
1
479
1
480
1
479
1
479
1
479
1
500
1
500
1
F
最大
153兆赫
165兆赫
189兆赫
241兆赫
184兆赫
134兆赫
131兆赫
157兆赫
141兆赫
123兆赫
94兆赫
104兆赫
102兆赫
- 在EAB的FIFO的实现 - 304位
在Altera的器件核心性能
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