CY7C1380D ， CY7C1380F
CY7C1382D ， CY7C1382F
引脚德网络nitions
（续）
名字
V
SS
V
SSQ
V
DDQ
模式
IO
地
IO地
IO电源
供应
输入静态
地面的装置的核心。
地面为IO电路。
电源为IO电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或左
选择浮动交错突发序列。这是一个带针，必须在保持静态
设备的操作。模式引脚具有内部上拉了起来。
描述
TDO
JTAG串行
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。如果JTAG
产量
功能没有被使用，该引脚必须断开。该引脚上没有TQFP
同步包。
JTAG串行
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG功能是
输入
没有被利用，该引脚可断开或连接到V
DD
。该引脚上不可
同步TQFP封装。
JTAG串行
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG功能是
输入
没有被利用，该引脚可断开或连接到V
DD
。该引脚上不可
同步TQFP封装。
JTAG-
时钟
–
时钟输入JTAG的电路。
如果JTAG功能没有被使用，该引脚必须
连接到V
SS
。该引脚上没有TQFP封装。
未连接。
36M ， 72M， 144M ， 288M ， 576M和1G是地址的扩展标签，并且不
内部连接到模具上。
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平时，
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都冷清HIGH 。如果ADSP被忽略
CE
1
为HIGH 。出现在地址输入地址（A ）
被存储到地址前进逻辑和地址
注册而被呈现到所述存储器阵列。该
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
内2.6纳秒（250 MHz器件）如果OE是活跃的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
的存取的第一个周期期间总是三态的。后
的访问的第一周期中，输出由OE控制
信号。连续的单周期读支持。一旦
该SRAM被取消的芯片在时钟的上升和选择
无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效。地址
分页： 30 7
TDI
TMS
TCK
NC
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为2.6纳秒（ 250
MHz器件） 。
该
CY7C1380D/CY7C1382D/CY7C1380F/CY7C1382F
支持系统利用线性二级缓存或
交错突发序列。交错的突发订单
支持Pentium
®
而i486的™处理器。线性爆
序列适合于采用线性脉冲串的处理器
序列。突发顺序是用户可选择的，并且是
通过抽样的方式输入确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第
在一阵顺序寻址和自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
X
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
文件编号： 38-05543牧师* E
CYPRESS [ CYPRESS SEMICONDUCTOR ]
