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CY7C1352B-100AC 参数 Datasheet PDF下载

CY7C1352B-100AC图片预览
型号: CY7C1352B-100AC
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内容描述: 256K ×18 Pipilined SRAM与NOBL架构 [256K x 18 Pipilined SRAm with NoBL Architecture]
分类和应用: 静态存储器
文件页数/大小: 12 页 / 190 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
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初步
引脚德网络nitions
(续)
引脚数
名字
1−3, 6−7, 25,
NC
28−30, 51−53,
56−57, 75, 78−
79, 95−96
83, 84
NC
38, 39, 42, 43
DNU
I / O
-
CY7C1352B
描述
没有连接。这些引脚不连接到内部设备。
-
-
没有连接。保留的地址输入的深度扩展。引脚83为重
担任了512K的深度和引脚84是保留1 MB的深度的设备。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
突发读访问
该CY7C1352B有一个片上的突发计数器,其允许
用户提供一个单一的地址,并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低,以装入新的地址进
SRAM中,如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中,一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列,并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态,使输入或WE 。 WE被锁在
开始一阵周期。因此,访问类型(读
或写)保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升: ( 1 ) CEN为低电平, ( 2 ) CE
1
,CE
2
,
和CE
3
是全部置为有效,和(3)的写信号WE
为低电平。呈现给地址
0
−A
17
加载
到地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
[15:0]
DP
[1:0]
。此外,该地址用于后续访问
(读/写/取消)被锁存到地址寄存器
(提供相应的控制信号被置位) 。
在下一个时钟上升呈现给DQ的数据
[15:0]
DP
[1:0]
(或字节写操作的一个子集,看到写周期
有关详细信息)输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BWS
[1:0]
信号。该CY7C1352B提供字节写capa-
这是在写周期说明表中描述相容性。 AS-i
serting写使能输入( WE)与选定的字节
写选择( BWS
[1:0]
)输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写机器人 -
NISM已经提供简化的写操作。字节
写能力已被列入以大大简化
读/修改/写序列,其可以减少到SIM-
PLE字节写操作。
由于CY7C1352B是一种常见的I / O设备,数据应
不被驱动到装置,而输出是活动的。该
输出使能( OE )前present-可以拉高高
荷兰国际集团数据到DQ
[15:0]
和DP
[1:0]
输入。这样做将三
状态下的输出驱动器。为安全起见, DQ
[15:0]
DP
[1:0]
自动数据部分中三态
写周期,无论OE的状态。
介绍
功能概述
该CY7C1352B是一个同步流水线猝发SRAM DE-
签约期间,专门写读来消除等待状态
转场。所有同步输入通过输入寄存器
TER值由时钟的上升沿来控制。该时钟信号
有资格与时钟使能输入信号( CEN ) 。如果是CEN
高电平时,时钟信号不被识别和所有内部状态
被保持。所有的同步操作都与合格
CEN 。所有数据输出通过控制输出寄存器
通过在时钟的上升沿。从最大访问延迟
在时钟的上升(T
CO
)为3.5纳秒( 166 - MHz器件) 。
访问可通过发出三个芯片使启动
( CE
1
,CE
2
,CE
3
)活性在时钟的上升沿。如果时钟
启用( CEN )为低电平有效, ADV / LD为低电平时,
提供给该装置的地址将被锁存。访问
可以是一个读或写操作时,根据不同的台站
写的土族使能( WE) 。 BWS
[1:0]
可用于进行
字节写操作。
写操作是通过写使能( WE)资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )简化了深度扩展。
所有操作(读,写,并取消)是流水线。
ADV / LD应驱动至低电平,一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升: ( 1 ) CEN为低电平, ( 2 ) CE
1
,CE
2
,
和CE
3
所有的断言活跃, ( 3 )写使能输入
WE信号被拉高高, ( 4 ) ADV / LD是断言
低。出现在地址输入地址(A
0
−A
17
)
被锁存到地址寄存器,并提交给
存储器核心和控制逻辑。所述控制逻辑确定
该读访问过程中,允许所请求的
数据传播到输出寄存器的输入。在
在下一个时钟的上升沿被请求的数据被允许
传播通过输出寄存器和到数据总线
在3.5纳秒( 166 - MHz器件)提供OE是低电平有效。
读出的第一时钟之后获得的输出缓冲器
通过OE和内部控制逻辑控制。 OE必须
为了使设备逐出所需的驱动为低
数据。在第二时钟期间,随后的操作
(读/写/取消)可以启动。取消选择器件
还流水线。因此,当SRAM被取消在
时钟上升沿的芯片的一个使能信号,其输出将
三态,在下一个时钟的上升。
4