初步
引脚德网络nitions
引脚数
名字
80, 50−44, 81− A
[17:0]
82, 99− 100,
32−37
94, 93
BWS
[1:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
CY7C1352B
描述
用于选择的262,144地址位置中的一个地址输入。采样
在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
,
BWS
1
控制DQ
[15:8]
和DP
1
。见写周期说明表的详细信息。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是
低电平有效。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该设备为一个应答
塞斯。被取消后， ADV / LD应以加载驱动为低电平
新地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
的装置来控制的I / O引脚的方向。当低时，I / O引脚
可以表现为输出。当拉高高， I / O引脚三态，
并作为输入数据引脚。写入的数据部分中的OE被屏蔽
当序列中，在第一时钟从一个取消选择状态出现时，
该设备已被取消。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[16:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[15:0]
被放置在一个三态条件。输出是自动
写过程的数据部分中三态，在第一时钟
从取消选择状态出现时，当设备被取消，
不管OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的
DQ
[15:0]
。在写序列， DP
0
由BWS控制
0
和DP
1
所配置
通过BWS受控
1
模输入。选择设备的脉冲串顺序。接高电平选择跨
阔叶爆秩序。拉至低电平选择线性突发顺序。 MODE不应该
操作过程中改变状态。当悬空，模式将默认为高电平到
交错的突发订单。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
电源为I / O电路。应连接到3.3V电源。
88
85
WE
ADV / LD
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
87
CEN
输入 -
同步
23−22, 19−18,
13−12, 9−8,
73−72, 69−68,
63−62, 59−58
DQ
[15:0]
I / O-
同步
24, 74
DP
[1:0]
I / O-
同步
输入
表带针
31
模式
15, 16, 41, 65,
66, 91
4, 11, 14, 20,
27, 54, 61, 70,
77
5, 10, 17, 21,
26, 40, 55, 60,
64, 67, 71, 76,
90
V
DD
V
DDQ
电源
I / O电源
供应
地
V
SS
地面的装置。应连接到该系统的地面。
3
CYPRESS [ CYPRESS SEMICONDUCTOR ]
