CY7C1370C
CY7C1372C
引脚德网络nitions
（续）
引脚名称
V
SS
NC
NC / VDD
E(36,72,
144, 288)
ZZ
I / O类型
地
–
–
–
输入 -
异步
引脚说明
地面的装置。
应连接到该系统的地面。
未连接。
该管脚没有连接到模具上。
可以悬空或者连接到V
DD.
不能连接到V
SS.
这些引脚没有连接。
它们将被用于扩充到36M ， 72M， 144M和
288M密度。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。在正常操作期间，该引脚可以连接到Vss或左
浮动。
该芯片的使能信号，其输出将三态下
在下一个时钟上升。
突发读访问
该CY7C1370C和CY7C1372C有一个片上的突发
计数器，其允许用户提供一个单一的能力
解决并进行多达四个读取，而不重新确立了
地址输入。 ADV / LD必须驱动为低电平以加载
一个新的地址到SRAM ，如在单读描述
以上的接入部分。该数据串计数器的顺序是
由MODE输入信号来确定。在MODE低输入
选择线性脉冲串模式下，一个高电平选择的交织
爆序列。这两个突发计数器使用A0和A1的
爆序列，而当加suffi-将环绕式
ciently 。在ADV / LD高输入将增加内部
无论芯片的状态突发计数器允许输入或
WE 。 WE被锁在一个脉冲串周期的开始。因此，
访问（读或写）的类型在整个保持
色同步信号序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
0
–A
16
加载
到地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑来呈现对DQ和DQP数据
（ DQ
A，B ， C，D
/ DQP
A，B ， C，D
对于CY7C1370C和DQ
A，B
/ DQP
A，B
为
CY7C1372C ） 。此外，该地址用于后续
访问（读/写/取消）被锁存到地址
寄存器（提供适当的控制信号是
断言） 。
在下一个时钟的上升呈现给DQ和DQP数据
（ DQ
A，B ， C，D
/ DQP
A，B ， C，D
对于CY7C1370C & DQ
A，B
/ DQP
A，B
为
CY7C1372C ） （或字节写操作的一个子集，看到写
有关详细信息）输入周期说明表被锁入
设备和写操作完成。
在写操作期间写入的数据由体重控制
（ BW
A，B ， C，D
对于CY7C1370C和BW
A，B
对于CY7C1372C ）
信号。该CY7C1370C / CY7C1372C提供字节写
这是在写周期说明表中描述的能力。
断言写使能输入（ WE）与选定的字节
写选择（ BW）输入将有选择地写，只在需要的
字节。字节写操作字节时没有选择将
保持不变。一个同步自定时写机制
已经提供了简化的写操作。字节写
第27 7
功能概述
该CY7C1370C和CY7C1372C是同步的流水线
突发NOBL的SRAM专为消除等待
在读/写的过渡状态。所有同步输入
穿过由上升沿控制的输入寄存器
时钟。该时钟信号被限定在时钟使能
输入信号（CEN） 。如果CEN为高电平时，时钟信号不
识别和所有内部状态被保持。所有
同步操作有资格与CEN 。所有数据
输出通过由上升控制的输出寄存器
在时钟的边缘。从时钟的上升最高访问延迟
(t
CO
）为3.0纳秒（ 200 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和上内3.2纳秒的数据总线
（ 200 - MHz器件）提供OE是低电平有效。后的第一次
时钟的读访问的输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。在
第二个钟，随后的操作（读/写/取消）
可以启动。取消选择该设备还流水线。
因此，当对SRAM由一个取消在时钟的上升
文件编号： 38-05233牧师* D
CYPRESS [ CYPRESS SEMICONDUCTOR ]
