CY7C1354B
CY7C1356B
引脚德网络nitions
引脚名称
A0
A1
A
BW
a
BW
b
BW
c
BW
d
WE
ADV / LD
I / O类型
输入 -
同步
输入 -
同步
引脚说明
用于选择的地址位置中的一个地址输入。
取样的上升沿
在CLK 。
字节写选择输入，低电平有效。
合格与我们进行写入SRAM 。 SAM-
PLED在CLK的上升沿。 BW
a
控制DQ
a
和DQP
a
， BW
b
控制DQ
b
和DQP
b
， BW
c
控制DQ
c
和DQP
c
， BW
d
控制DQ
d
和DQP
d
.
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。这
信号必须置为低电平来启动写序列。
前进/负载输入用于推进芯片地址计数器或加载一个新的地址。
当高（和CEN为低电平）内部突发计数器前进。 LOW时，一
新的地址可以被装载到该装置用于接入。被取消后， ADV / LD应
被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。
如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。
结合装置内部的同步逻辑块
控制的I / O引脚的方向。当低时，I / O引脚被允许表现为输出。
当拉高高， I / O引脚三态，并作为输入数据引脚。 OE被屏蔽
一个写序列的数据部分中，在第一时钟从一个dese-出现时
lected状态，当设备被取消。
时钟使能输入，低电平有效。
当置位低电平的时钟信号被识别
SRAM 。当无效高电平的时钟信号被屏蔽。由于取消断言CEN不
取消选择该设备，岑可用于在需要时扩展的前一周期。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
在读周期的前一个时钟的上升由地址指定。引脚方向
由OE和内部控制逻辑来控制。当OE为低电平时，引脚可以表现
为输出。当HIGH ， DQ
a
-DQ
d
被放置在一个三态条件。输出是自动
写过程的数据部分期间matically三态，在第一时钟时
出现从一个取消选定状态，并且当设备被取消选择，而不管该状态
OE 。
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
[ A：D ] 。
中
写序列， DQPa是宽带无线接入控制， DQPb被BWB控制， DQPc被控制
通过BWC和DQPd由BWD控制。
模式输入。
选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。 MODE不应该运行过程中改变状态。
当悬空模式将默认为高电平，以交错的突发订单。
输入 -
同步
输入 -
同步
CLK
CE
1
CE
2
CE
3
OE
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
I / O-
同步
DQ
a
DQ
b
DQ
c
DQ
d
DQP
a
DQP
b
DQP
c
DQP
d
模式
I / O-
同步
输入带针
TDO
TDI
TMS
TCK
V
DD
V
DDQ
V
SS
JTAG串行输出
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。
同步
JTAG串行输入
串行数据，在到JTAG电路。
采样于TCK的上升沿。
同步
测试模式选择
该引脚控制测试访问端口状态机。
采样于TCK的上升沿。
同步
JTAG时钟
电源
地
时钟输入JTAG的电路。
电源输入到该装置的核心。
地面的装置。
应连接到该系统的地面。
第29页6
I / O电源
电源为I / O电路。
文件编号： 38-05114牧师* C
CYPRESS [ CYPRESS SEMICONDUCTOR ]
