CY7C1347B
介绍
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为3.5纳秒
（ 166 - MHz器件） 。
该CY7C1347B支持二级缓存在系统utiliz-
荷兰国际集团线性或交错突发序列。该间
阔叶爆为了支持Pentium和i486的处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[16:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。该cor-
响应数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在3.5纳秒（ 166 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
[3:0]
）和ADV输入时，忽略
在这第一个周期接异。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
[31:0]
和DP
[3:0]
输入端被写入到
在RAM核心的相应地址位置。如果是GW
高，则写操作被BWE控制和
BW
[3:0]
信号。该CY7C1347B提供字节写capabil-
这是在写周期说明表中描述性。 AS-i
serting字节写使能输入（ BWE ）的选择
字节写（ BW
[3:0]
）输入将有选择地写入只有DE-
sired字节。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
和DP
[3:0]
输入。这样做将三态
输出驱动器。为安全起见， DQ
[31:0]
和DP
[3:0]
是
自动三态每当一个写周期被检测到，
不管OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[3:0]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址AD-
vancement逻辑而被输送到RAM核心。该
在这个周期ADV输入被忽略。如果一个全局写所配置
涵道，该数据呈现给DQ
[31:0]
和DP
[3:0]
写
入在RAM核心的相应地址位置。如果一个
字节写入时进行的，只有被选中的字节写入。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347B是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ
[31:0]
和DP
[3:0]
输入。这样做将三态
输出驱动器。为安全起见， DQ
[31:0]
和DP
[3:0]
是
自动三态每当一个写周期被检测到，
不管OE的状态。
突发序列
该CY7C1347B提供一个二位环绕计数器，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循线性的处理器
耳边一阵序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
