CY7C1347B
引脚德网络nitions
名字
A
[16:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的64K地址位置中的一个地址输入。取样的上升沿
CLK如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂
2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写入到SRAM中。
采样在CLK的上升沿。
全局写使能输入，低电平有效。当在CLK的上升沿置位为低，一个全球
写进行（所有字节写入，无论价值的BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用于增加爆
在ADV为低电平时，一阵操作过程中的计数器。
芯片使能1输入，低电平有效。采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。如果CE ADSP被忽略
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
在I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入
数据引脚。 OE是在一个读周期的第一时钟从一个取消新兴时掩蔽
状态。
超前输入信号，采样在CLK的上升沿。当断言，它会自动递增
ments在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
被拉高
高。
地址选通从控制器，取样在CLK的上升沿。当置为低电平，A
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。正常工作时，该引脚为低电平或悬空。 ZZ引脚
有一个内部上拉下来。
双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过
[16:0]
在读周期的前一个时钟的上升。销的方向由控制
OE 。当OE是低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
和DP
[3:0]
是
置于三态条件。
电源输入到该装置的核心。应连接到3.3V电源。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接至3.3V或2.5V电源。
地面的I / O电路。应连接到该系统的地面。
选择突发订单。当连接到GND选择线性突发序列。当连接到V
DDQ
或左
选择浮动交错突发序列。这是一个带针，并应在保持静态
设备的操作。模式引脚有一个内部上拉电阻。
未连接。
BW
[3:0]
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
输入 -
异步
I / O-
同步
ZZ
DQ
[31:0]
DP
[3:0]
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
NC
4
CYPRESS [ CYPRESS SEMICONDUCTOR ]
