CY7C1325B
的I / O必须被三态之前的数据的表示，以
DQ
[15:0]
和DP
[1:0]
。为安全起见，数据线
三态一旦写周期被检测，而不管
OE的状态。
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和BWS
[1:0]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
呈现被加载到地址寄存器中的地址，
突发计数器/控制逻辑和递送到RAM核心。该
向DQ信息
[15:0]
和DP
[1:0]
将被写入
到指定的地址位置。字节写操作是允许的，
与BWS
0
控制DQ
[7:0]
和DP
0
而BWS
1
控
DQ
[15:8]
和DP
1
。所有I / O的三态时，写操作
检测，甚至一个字节写操作。由于这些都是常见的I / O设备
恶习，异步OE输入信号必须被拉高
和I / O都必须是三态之前的介绍
数据DQ
[15:0]
和DP
[1:0]
。为安全起见，该数据
线被三态一旦写周期被检测到，考虑以下各项
OE少的状态。
表1.计数器实现对英特尔®
奔腾/ 80486处理器的序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
第二
地址
A
X + 1
, A
x
01
00
11
10
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
10
01
00
表2.计数器实现一个线性序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ高
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。 AC-
正如事实时进入“睡眠”模式挂起并不是CON-
才是有效也不是操作完成瓜拉尼
开球。该设备必须在进入之前取消
“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC必须保持
,
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。
第二
地址
A
X + 1
, A
x
01
10
11
00
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
00
01
10
突发序列
该系列器件提供了2位环绕式爆
计数器的SRAM中。突发计数器由美联储
[1:0]
,
并且可以按照线性或交错猝发顺序。该
脉冲串顺序由MODE输入的状态来确定。一
低电平模式选择线性突发序列。一个高点
模式选择交错突发秩序。离开模式
未连接将导致器件默认为一个交织
爆序列。
5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
