CY7B923
CY7B933
该REFCLK输入提供一个字节速率的参考频率
提高PLL采集时间，并限制解锁频率
中九龙干线的短途旅行的时候没有数据存在于串行
输入。 REFCLK的频率需要为内
±0.1%
时钟驱动发射机的频率的
CKW引脚。
成帧器
成帧器逻辑检查呼入比特流的图案
定义该字节边界。该组合逻辑过滤器
查找定义为一个特殊字符的X3.230符号
逗号（ K28.5 ） 。当它被发现时，自由运行计数器位
在时钟同步块同步重置
它的初始状态，从而正确地制定了正确的数据
字节边界。
发生在串行数据的随机误差可能会损坏一些
数据模式到一个位模式相同，一个K28.5 ，因此
造成错误的数据帧错误。 RF输入防止
这期间，通过抑制时间重新规划时，正常的消息
数据是否存在。当射频保持低电平时，接收器的HOTLink
将反序列化的输入数据，但不尝试重新塑造
数据传入模式。当RF升高时， RDY将被禁止
直到一个K28.5已被检测，在此之后，RDY将恢复其
正常功能。而RF是高电平时，它可能是一个错误可以
引起misframing ，之后所有数据都将被破坏。同样，
一个K28.7接着D11.x ， D20.x或SVS （ C0.7 ），接着加入
D11.x将创建别名K28.5字符，导致错误的fram-
ING 。这些序列应该避免，而RF是高电平。
如果RF保持高电平大于2048字节，成帧器
转换为双字节取景，需要两个K28.5字符
TER值的顺序排列相同的字节边界内的5个字节
重新构建。双字节成帧大大降低的可能性
错误地重新定义一个别名K28.5字符。
移
该转换器接收来自串行数据输入串行输入
一位在同一时间，作为时钟源的时钟同步对数
IC 。的数据传送到每个位上成帧器，并且向
解码每字节注册一次。
解码注册
译码寄存器接受每一次从移位数据
由逻辑时钟同步所确定的字节
块。它呈现给解码器和保持，直到它是反
ferred输出锁存器。
解码器
并行数据从ANSI指定X3.230转化
8B / 10B编码回在解码器“原始数据” 。此块
采用在有效数据显示的标准解码器模式
人物和有效的特殊字符代码和测序
ES节本数据表。数据模式是由一个信号
低的SC / D输出和特殊字符图案显
通过在SC / D输出高二溴磷。未使用的图案或差距
错误是由在RVS的输出并通过一个高电平信号作为错误
具体的特殊字符代码。
输出寄存器
输出寄存器保存恢复数据（Q
0
−
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， SC / D和
RVS ）中，用回收的字节时钟（ CKR ）对齐的。这种同步
chronization确保适当的时机，以匹配FIFO接口或oth-
呃逻辑，需要无故障和指定的输出行为。输出
看跌期权与CKR的上升沿同步变化。
在BIST模式下，该寄存器变为签名图案
发生器和校验器通过逻辑将自己变成一个Lin-的
耳反馈移位寄存器（ LFSR ）图形发生器。当
启用，该线性反馈移位寄存器将产生一个511字节的序列，该序列
包括所有的数据和特殊字符代码，其中包括
明显违反符号。这种模式提供了一个可预测的
但是可以匹配到一个iDEN的伪随机序列
蒂卡尔线性反馈移位寄存器中的发射器。同步后，它会检查
在解码器的每个字节与由生成的每个字节
线性反馈移位寄存器，并显示在RVS的错误。通过所产生的图案
LFSR被缓冲到输出引脚后进行比较，并
然后反馈到比较器，使得整个的测试
接收功能。
在BIST模式中，线性反馈移位寄存器是由第一次出现的初始化
发送BIST循环起始码D0.0 （ D0.0只发送
一旦每BIST循环）。一旦所述BIST循环已经启动，
RVS就高了重新的模式不匹配
可察觉序列和内部产生的序列。
编码规则违规或发生的运行不一致错误
所述BIST循环的一部分，不会引起错误指示。 RDY
将脉冲高电平一次每BIST环，并且可以被用于检查测试
模式的进步。接收器BIST发生器可重新初始化
通过留下并重新进入BIST模式。
测试逻辑
测试逻辑包括初始化和控制的内置
自测试（ BIST ）发生器，复用器测试模式时钟
分布，以及控制逻辑，用于在解码器。测试逻辑显示
讨论过更详细的CY7B933 HOTLink接收OP-
展业务模式说明
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