CY7B923
CY7B933
CY7B923的HOTLink发送器
（续）
名字
OUTA-
OUTB-
OUTC ±
I / O
PECL输出
描述
差分串行数据输出。这些PECL 100K输出（ + 5V参考）能够驱动
端接的传输线或商用光纤发射器模块。未使用的双输出
可以连接到V
CC
以降低功耗，如果不需要的输出。 OUTA ±和OUTB ±受控制的
在FOTO水平，将维持在其“逻辑零”状态时， FOTO是断言。 OUTC ±不受影响
由上FOTO水平。 （ OUTA +和OUTB +被用作差分测试时钟输入，而在测试模式下，即
MODE =未连接或被迫V
CC
/2.)
编码器模式选择。关于模式的电平来确定要使用的编码方法。当
连接到GND ，模式选择8B / 10B编码。当连接到V
CC
，数据输入绕过编码器
和D上的位模式
一个-j中
直接进入到移位寄存器。当悬空（内部电阻保持在输入
V
CC
/ 2 ）的内部位时钟发生器被禁止和+ OUTA / OUTB +成为差分位时钟是
用于工厂测试。在典型的应用模式是有线到V
CC
或GND 。
内建自测试开启。当BISTEN为低电平且ENA和新奥高，发射器发送一个
1-0交替模式（ D10.2或D21.5 ） 。当任ENA或ENN置为低电平，并BISTEN为低电平时，
发射器开始重复测试序列，使发射器和接收器一起工作，以测试
整个链路的功能。在正常使用该输入端保持高电平或有线到V
CC
。该BIST发生器
自由运行的，用户无需初始化，但如果需要的图案发生器，所述BIST序列可以是
通过短暂断言SVS同时BISTEN为低初始化。 BISTEN具有相同的定时为D
0−7
.
读脉冲。 RP为60％的低占空比字节速率脉冲适合于读脉冲在CY7C42X列车
FIFO中。在RP上的频率是相同的CKW当由ENA的激活，并且占空比是独立的
该CKW占空比。脉冲宽度由内部逻辑发射机设置。在BIST模式， RP将保持
高为所有，但一个测试循环的最后一个字节。 RP将每个脉冲循环BIST低一个字节的时间。
功率输出驱动器。
电源内部电路。
地面上。
模式
3水平
BISTEn
TTL IN
RP
TTL OUT
V
CCN
V
CCQ
GND
CY7B933 HOTLink接收
名字
Q
0−7
(Q
b
−
h
)
SC / D （Q
a
)
I / O
TTL OUT
TTL OUT
描述
Q
0−7
并行数据输出。 Q
0−7
包含最近接收到的数据。这些输出变化同步的
nously与CKR 。当MODE为高电平，Q
0, 1, ...7
成为Q
B，C ， ... H
分别。
特殊字符/数据选择。 SC / D表示接收到的数据的上下文。高表示控制
（特殊字符）编码，低电平表示数据字符。当模式为高（放置在接收器中
未编码模式） ， SC / D作为Q
a
输出。 SC / D具有相同的定时为Q
0−7
.
收到违反符号。在RVS一个高电平表示一个编码规则违反已检测
在接收到的数据流。的低电平表明已检测到任何错误。在BIST模式下，一个低
在RVS表示发射器，接收器，以及链路上的逐字节基础上的正确操作。
当MODE为高（放置在非编码模式接收器） ， RVS充当Q
j
输出。 RVS有
相同的定时为Q
0−7
.
数据输出做好准备。一个低脉冲的RDY表示新数据已收到并准备将
交付使用。如果丢失一个脉冲的RDY显示接收到的数据是空字符（通常由插入
发射机作为数据输入之间的垫） 。在BIST模式RDY将保持低位除了最后一个字节
测试回路，并将每个脉冲循环BIST高一字节的时间。
时钟读取。这个字节速率时钟输出相位和频率对准，以将输入的串行数据
流。 RDY ，Q
0−7
， SC / D和RVS全部同步切换与此输出的上升沿。
串行数据输入选择。这PECL 100K （ + 5V参考）输入选择INA或INB为活动
数据输入。如果A / B为高电平，INA被连接到移位器和信号连接到INA将被解码。如果
A / B为低INB被选中。
串行数据输入A.在接收该通信链路的一端的差分信号可以是
连接到差分输入对INA ±或INB ± 。无论是对INA或INB一对可以用作
该主数据输入，另一个可以用作回传信道或作为选择的替代数据输入
通过A / B的状态。
RVS （Q
j
)
TTL OUT
RDY
TTL OUT
CKR
A / B
TTL OUT
PECL IN
INA-
差异在
4
CYPRESS [ CYPRESS SEMICONDUCTOR ]
