CY7B923
CY7B933
CY7B933 HOTLink接收
（续）
名字
INB
（ INB + ）
I / O
PECL IN
（中DIFF ）
描述
串行数据输入B.此引脚可以是一个单端PECL数据接收的政府间谈判机构（ INB ）或半
差分对。如果是这样被连接到V
CC
，然后INB ±可以互换使用，因为差分线路接收机
与INA ± 。如果是正常连接并加载， INB变成单端PECL 100K （ + 5V为参考
转制）的串行数据输入端。 INB被用作测试时钟，而在测试模式。
状态输入。该引脚可以是一个单端PECL状态监控输入INB的（ SI ）或半
差分对。如果是这样被连接到V
CC
，然后INB ±可以互换使用，因为差分线路接收机
与INA ± 。如果是正常连接并加载， SI变成单端PECL 100K （ + 5V参考）
状态监视器输入，其被翻译成在SO引脚一个TTL电平信号。
状态输出。 SO是SI的TTL -翻译的输出。它通常用于转换载波检测
从光纤接收器连接到SI输出。当该引脚通常连接和加载
（没有任何外部上拉电阻），SO将假定相同的逻辑电平为SI和INB将
成为一个单端PECL的串行数据输入端。如果不希望的状态监视器翻译，然后
SO可以是有线到V
CC
和INB ±对可以用作差分串行数据输入。
重构启用。射频控制在接收器成帧器逻辑。当射频举行HIGH，每个SYNC
在移位器将检测到帧后面的数据（ K28.5 ）的象征。如果是高的2048连续
字节，内部成帧器切换到双字节模式。当射频保持低电平时，重新规划逻辑
被禁用。输入的数据流，然后连续地进行反序列化，并使用字节解码
边界由内部字节计数器设置。在数据流中的位错误不会造成别名同步
字符错误地重新构建数据。
参考时钟。 REFCLK是针对时钟/数据同步的PLL时钟频率基准。
REFCLK设置的大致中心频率为内部PLL跟踪输入位流。
REFCLK必须连接到的频率范围内运行的一个晶体控制的时基
与Tx / Rx对，频率必须是相同的发射机CKW频率（内
CKW±0.1%).
解码器模式选择。在模式引脚上的电平来确定要使用的解码方法。
当连接到GND ，模式选择8B / 10B解码。当连接到V
CC
，注册器的内容
绕过译码器和被发送至Q
A〜J
直接。当悬空（内部电阻按住MODE引脚处
V
CC
/ 2）的内部位时钟发生器被禁止和INB变成比特率测试时钟被用于工厂
测试。在典型应用中，模式是有线到V
CC
或GND 。
内建自测试使能。当BISTEN为低电平时，接收器等待一个D0.0 （每BIST循环发送一次）
性格，并开始连续测试序列，测试发射器，接收器的功能，
和连杆连接它们。在BIST模式下测试的状态可以用RDY和RVS进行监测
输出。在正常使用中BISTEN保持高电平或有线到V
CC
。 BISTEN具有相同的定时为Q
0−7
.
功率输出驱动器。
电源内部电路。
地面上。
在BIST模式中，输入寄存器变为签名巳
燕鸥发生器通过逻辑转换成并行输入寄存器
成线性反馈移位寄存器（ LFSR ） 。当启用时，
这个线性反馈移位寄存器将产生一个511字节的序列，其中包括所有
数据和特殊字符代码，其中包括明确违例
化符号。这种模式提供了一个可预测的，但pseu-
做随机序列可以被匹配到相同的
线性反馈移位寄存器的接收器。
编码器
该编码器将通过所述输入保持输入数据稳压
存器到更适合于传输的串行接形式
terface链接。使用用ANSI X3.230指定的代码（光纤
信道）和IBM ESCON通道（码表是在
该数据表的末尾） 。八ð
0−7
数据输入转换
到任何一个数据符号或特殊字符，这取决于
在SC / D输入的状态。如果SC / D为高电平时，数据输入代表
控制代码，并使用特殊字符代码编码
SI
（ INB- ）
PECL IN
（中DIFF ）
SO
TTL OUT
RF
TTL IN
REFCLK
TTL IN
模式
3水平
BISTEn
TTL IN
V
CCN
V
CCQ
GND
CY7B923的HOTLink发送器框图
描述
输入寄存器
输入寄存器保存由销售热线要处理的数据
链路发射器，并允许在输入定时来进行consis-
帐篷采用标准的FIFO 。输入寄存器的时钟由CKW
和装载在D信息
0−7
， SC / D和SVS引脚。
两个使能输入（ ENA和ENN ）允许用户选择何时
数据被加载至寄存器。主张ENA （使能，低电平有效）
会导致输入到寄存器被加载上的上升沿
CKW 。如果新奥（启用下，低电平有效）置时CKW
上升时，数据存在于上CKW的下一个上升沿输入
将被加载到输入寄存器。如果没有ENA ，也不是新奥
置低电平CKW的上升沿，则一个SYNC （ K28.5 ）
字符被发送。这两个输入允许适当的时机和功能
与任何异步FIFO的时钟或FIFO的兼容性
无需外部逻辑，如图
图5中。
5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
