Ultra37000 CPLD系列
0
1
输入/时钟引脚
C12
0
O
1
时钟MUX
在每个
逻辑块
或C16
时钟极性MUX
ONE PER逻辑块
每个时钟输入
O
时钟MUX开
所有输入宏单元
从时钟
性输入
时钟引脚
0
1
2
3
C8 C9
D
O
Q
D
Q
0
1
2
3
C10C11
C13, C14, C15
O
在PIM
D
LE
Q
图4.输入/钟宏单元
时钟
每个I / O和埋宏单元可以访问到四个同步
时钟（ CLK0 ， CLK1 ，CLK2和CLK3 ），以及一个
异步乘积项时钟PTCLK 。每个输入
宏小区可以访问所有四个同步时钟。
专用输入/钟
五个引脚的Ultra37000家庭的每个成员都对desig-
经过NAT作为输入而已。有两种类型的专用输入
在Ultra37000设备：输入引脚和输入/时钟引脚。
科幻gure 3
示出了用于输入引脚的体系结构。四个输入
选项可供用户：组合，登记，
双注册，或闭锁。如果在注册或锁定选项
被选择时，可以选择输入时钟的任一项
控制权。
图4
示出了用于输入/时钟引脚的体系结构。
像的输入管脚，输入/时钟管脚可以是组合的，
登记，双重注册，或闭锁。此外，这些
销喂时钟结构整个装置。该
在输入时钟路径具有用户可配置的极性。
产品期限时钟
除了这四个同步时钟， Ultra37000
家庭也有一个乘积项时钟同步
时钟。每个逻辑块具有独立的产品期限
时钟，它是提供给所有16个宏单元。每个乘积项
时钟还支持用户配置的极性选择。
时序模型
之一的Ultra37000家族中最重要的特征是
其定时的简单性。所有的延迟是最坏的情况，并
系统性能不受所使用的特征。
科幻gure
5
示出了用于在167兆赫设备的真实定时模型
高速模式。对于组合通路，任何输入到任何
输出招致的6.5纳秒的最坏情况下的延迟，无论
用逻辑的量。用于同步系统中，输入设定
时间到输出宏单元的任何输入是3.5纳秒的
时钟到输出时间也是4.0纳秒。这些测量
对于任何的输出和同步时钟，而与逻辑
使用。
输入
该Ultra37000特点：
- 无扇出延迟
- 无扩展延误
- 没有专门的与I / O引脚延迟
- 通过PIM无需额外延迟
•日之前使用0-16乘积项
•无添加延迟转向产品条款
•无添加延迟共享产品条款
•无路由延迟
•无旁路输出延迟
在Ultra37000家庭消除了单纯的计时模式
意想不到的性能损失。
组合信号
输入
t
PD
= 6.5纳秒
挂号信号
t
S
= 3.5纳秒
D， T，L
O
产量
t
CO
= 4.5纳秒
产量
时钟
为CY37128图5.时序模型
JTAG和PCI标准
PCI法规遵从
在Ultra37000的5V操作完全符合PCI
由PCI特别兴趣公布的本地总线规范
集团。 3.3V的产品，除了满足所有的PCI要求
为输出3.3V夹钳，这是在与5V直接冲突
耐受性。该Ultra37000家庭的简单而明确
时序模型确保符合PCI规范交流
系统蒸发散独立的设计。
文件编号： 38-03007牧师* C
第62 7
CYPRESS [ CYPRESS SEMICONDUCTOR ]
