CY22393
CY22394
CY22395
内存位图的定义
CLK {A ， D} _Div [ 6 ： 0 ]
每四个主要输出时钟（ CLKA - CLKD ）有
7位线性输出分频器。任何分隔设置，也可使用
127介于1和通过编程的所需的值
分该寄存器。奇怪的鸿沟值是自动
占空比校正。设置为零权力分频值
断分频器，并强制输出三态
条件。
CLKA和CLKB具有2分频寄存器中，由所选择的
DIVSEL位（这又是选中的S2 ，S1和S0） 。这
允许输出分频值的动态变化。对于
CY22394设备， ClkD_Div = 000001 。
ClkE_Div [1 ：0]的
CLKE有一个简单的除法。
ClkE_Div = 01 。
ClkE_Div [1 ：0]的
00
01
10
11
的Clk * _FS [2：0 ]
每四个主输出时钟（ CLKA - CLKD ）具有一
3位的代码，用于确定所述时钟源的输出
分频器。可用的时钟源有：参考PLL1 ，
PLL2和PLL3 。每个PLL提供了积极的
负相位输出，总共七个时钟源。
注意，该相是PLL输出的相对度量
阶段。没有绝对的相位关系存在于该输出端。
的Clk * _FS [2：0 ]
000
001
010
011
100
101
110
111
Xbuf_OE
该位使能XBUF时输出高电平。对于
CY22395 ， Xbuf_OE = 0 。
PdnEn
该位选择SHUTDOWN / OE引脚的功能。当
该位为高电平时，该引脚为低电平有效关断控制。
当该位为低电平时，该引脚为高电平有效输出使能
控制权。
版权所有
PLL1 0 °相位
PLL1 180°相位
PLL2 0 °相位
PLL2 180 °相位
PLL3 0 °相位
PLL3 180°相位
时钟源
参考时钟
对于CY22394 ，设置
CLKE输出
关闭
PLL1 0 °相位/ 4
PLL1 0 °相位/ 2
PLL1 0 °相位/ 3
的Clk * _ACAdj [1：0 ]
这些位修改输出预驱动器，改变占空比
循环垫。这些名义上设定为01 ，用
更高值移位的占空比较高。的性能
标称设置保证。
的Clk * _DCAdj [1：0 ]
这些位改变输出的直流驱动。该perfor-
标称设定的曼斯保证。
的Clk * _DCAdj [1：0 ]
00
01
10
11
锁相环* _Q [7：0 ]
锁相环* _P [9：0 ]
PLL*_P0
这些都是确定的8位的Q值和11位的P值
PLL频率。其计算公式为：
P
T
F
PLL
= F
REF
×
------
-
Q
T
P
T
=
(
2
× (
P
+
3
) )
+
PO
Q
t
=
Q
+
2
锁相环* _LF [2：0 ]
这些位调整环路滤波器，以优化的稳定性
PLL 。下面的表可以被用来保证稳定性。
然而， CyClocksRT使用更复杂的算法，以
设置为增强抖动性能的环路滤波器。这是中建议
谁料想使用打印预览功能在CyClocksRT到
确定最优的抖动perfor-电荷泵设置
曼斯。
锁相环* _LF [2：0 ]
000
001
010
011
100
PLL * _en
该位使能PLL时HIGH 。如果PLL2或PLL3不
使能，则任何输出选择禁用PLL必须
具有为零（关闭）分频器设置。由于PLL1_En位
动感，内部逻辑会自动关闭依赖
输出时， PLL1_En变低。
DIVSEL
该位控制寄存器其中用于CLKA和CLKB
分频器。
P
T
民
16
232
627
835
1044
P
T
最大
231
626
834
1043
1600
输出驱动强度
标称-30 ％
公称
标称+ 15 ％
的标称+ 50％
文件编号： 38-07186牧师* B
第19 6
CYPRESS [ CYPRESS SEMICONDUCTOR ]
