CY22393
CY22394
CY22395
引脚德网络nitions
（续）
名字
CLKA或LCLKA
GND / LGND
SDAT （ S 0）
SCLK （S1）
AV
DD
S2/
暂停
SHUTDOWN /
OE
引脚号引脚数引脚数
CY22393
CY22394
CY22395
10
11
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13
14
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14
15
16
地
两线串行端口的数据。在启动过程中S0值锁存
两线串行端口时钟。在启动过程中S1值锁存
模拟电源
通用输入频率控制;位2 （可选）
挂起模式控制输入
放置在输出三态状态，关闭芯片
当低。或者，唯一的地方在输出三态
条件和不低时关闭芯片
CLKA和CLKB都具有指向的一个7位的分频器
两个可编程的设置（寄存器0和寄存器1 ） 。两
时钟共享一个寄存器控制，所以它们必须被设置为
寄存器0 ，或两者必须被设置为寄存器1 。
例如，该部分可以被编程为使用S0，S1和
S2 （0,0,0到1,1,1）来控制P和Q的八个不同值
在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一
和CLKB分频寄存器可以被选择。任何分隔变化
作为开关S0，S1或S2的结果是保证是毛刺
免费。
晶振输入
输入晶体振荡器是这个家族的一个重要特征
的，因为它的灵活性和性能特征的部分。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，进程，性能和质量。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
数字VCXO
串行编程接口可以被用来动态
改变对晶体的电容负载的值。在改变
晶体负载电容对应的变化
参考频率。
对于赛普拉斯指定特殊的可牵引晶体， capac-
itance拉范围为150 ppm至-150 ppm的中距离投篮。
描述
可配置的时钟输出; LCLKA参考LVDD
手术
该CY22393 ， CY22394和CY22395是一个家庭部位
设计为升级现有CY22392设备。这些
件具有类似的性能的CY22392 ，但提供
先进的功能，以满足更苛刻的需求
应用程序。
钟家有，当与合三锁相环
基准，允许多达四个独立的频率是
输出多达6个引脚。这三个锁相环是完全
可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
到两个位置：交叉点开关和PECL输出
（ CY22394 ） 。 PLL1的输出也被送到一个/ 2 /3 ，或/ 4
同步后分频器的输出通过CLKE 。该
PLL1频率可以通过串行编程或改变
由外部CMOS输入， S0，S1和S2 。请参阅以下
在通用输入部分以了解详情。
PLL2产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
到交叉点开关。 PLL2的频率可以是
通过串行编程改变。
PLL3产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。 PLL3的频率可以是
通过串行编程改变。
通用输入
S2是一个通用的输入，可以被编程到
允许两个不同的频率设置。选项可能
切换与该通用输入如下：在
PLL1 ， CLKB的输出分频，并输出频率
分CLKA的。
这两个频率设置包含一个八行内
频数分布表。 SCLK （S1）和SDAT （ S 0）的管脚的值
在启动过程中被锁存和用作其它的两个索引
进入此阵。
文件编号： 38-07186牧师* B
第19 4
CYPRESS [ CYPRESS SEMICONDUCTOR ]
