C9835
引脚说明
[3]
针
1
3
4
49, 50, 52
7, 8, 9
12
REF
XIN
XOUT
的CPU （0： 2）
3V66(0:2)
PCI_F
名字
PWR
VDD
VDD
VDD
3.3V 14.318 MHz的时钟输出
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不要连接时，外部
时钟被施加在X
IN
.
3.3V固定66.6 MHz的时钟输出
3.3V PCI时钟输出。
这个时钟继续运行时PCI_STP ＃处于逻辑
低的水平。
描述
VDDC 2.5V主机总线时钟输出
VDD
VDDP
13, 15, 16, 18,
PCI （ 1：6）
19, 20
25, 26
36
34
48M(0,1)
VCH_CLK
CPU_STP ＃
3.3V PCI时钟输出。
这些时钟处于低状态时，同步停止
VDDP PCI_STP ＃被送到一个逻辑低电平。他们同步恢复运行
当PCI_STP ＃被带到一个逻辑高电平状态。
VDD
VDD
VDD
3.3V固定的48 MHz的时钟输出
3.3V可选66.6 MHz或48 MHz的时钟输出， VCH 。
扩频
仅适用于当选择66.6兆赫。通过SMBUS ，字节4位7选择。
CPU0停止时钟控制输入。
当断言只停止CPU0处于低状态
低。使用该引脚来启动和停止CPU0时钟同步保证（无短期或
长时钟）这个时钟跳变。
PCI停止时钟控制输入。
当此信号为逻辑低电平（0），所有的PCI
时钟（除PCI_F ）停在一个逻辑低电平。使用这个引脚来启动和停止PCI
钟表保证这些时钟同步（无短或长的时钟）过渡。
该引脚对PCI_F时钟没有影响。
3.3V LVTTL输入的逻辑选择。
这些引脚具有内部上拉，
通常250K （ 200K范围为800K ） 。
串行数据输入引脚。
符合一个奴隶的SMBus规范
接收/发送装置。该引脚是接收数据时的输入。它是一个开放
确认或发送数据时漏极开路输出。看到2线SMBus
第7页上的控制接口。
串行时钟输入引脚。
符合SMBus规范。看到2线
SMBUS控制接口第7页。
3.3V LVTTL兼容的输入。
当保持低电平时，器件进入掉电
模式。该引脚具有内部上拉电阻。请参阅电源管理功能上
第3页。
3.3V的LVTTL兼容的输入，用于选择测试模式。
SEE
表1中。
SDRAM的3.3V反馈时钟输出。
SEE
表1
对频率选择。看
图4
时序关系。
11
PCI_STP ＃
VDD
28, 29
SEL(0,1)
VDD
30
SDATA
VDD
31
32
33
38
SCLK
PD ＃
TEST ＃
DCLK
VDD
VDD
VDD
VDDS
39, 40, 42, 43,
SDRAM（ 0 ：5）
45, 46
54, 55
37, 44
17
53
51
2, 10, 27, 35
22
23
IOAPIC(0,1)
VDDS
VDDP
VDDI
VDDC
VDD
AVDD
AVSS
VDDS 3.3V的SDRAM时钟输出
VDDI
2.5V IOAPIC时钟输出。看
图4
时序关系。
3.3V电源的SDRAM和DCLK时钟输出缓冲器
3.3V电源PCI时钟输出缓冲器
对IOAPIC时钟输出缓冲器2.5V电源
2.5V电源为CPU时钟输出缓冲器
常见的3.3V电源
模拟电源
模拟地
常见的接地引脚
5, 6, 14, 21, 24,
VSS
41, 47, 48, 56
注意：
3.旁路电容（ 0.1
µ
F）应放置在尽可能靠近每个正电源引脚。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07303牧师**
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