Delta39K ™ ISR ™
CPLD系列
CPLD器件的FPGA密度™
特点
•高密度
- 30K到200K可用门
- 512到3072个宏单元
- 136至428的最大I / O引脚
- 十二个专用输入包括四个时钟引脚，
全球四大I / O控制信号引脚和4个JTAG
接口引脚的边界扫描和reconfig-
urability
嵌入式存储器
- 80K到480K位嵌入式SRAM
• 16K到96K位（双端口）通道内存
高速 - 233 MHz的系统内运行
AnyVolt ™接口
- 3.3V ， 2.5V ，1.8V和1.5V的I / O能力
低功耗工作
- 0.18毫米的6层金属SRAM为基础的逻辑过程
- 全CMOS实现乘积项阵列
- 待机电流低至5毫安
•简单的时序模型
- 日之前使用全16品项/宏
- 无延迟的单一产品转向长期或共享
•灵活的时钟
- 传播感知™ PLL驱动所有四个时钟网络
•允许0.6 ％的扩频输入时钟
•一些乘法，除法和相移选项
- 每个设备四个同步时钟网络
- 本地生成的乘积项时钟
- 在每个寄存器的时钟极性控制
•快速，高效的算术进位链逻辑运算
系统蒸发散
•多种I / O标准支持
- LVCMOS （ 3.3 / 3.0 / 2.5 / 1.8V ） ，LVTTL 3.3V PCI ， SSTL2
（Ⅰ- Ⅱ） ， SSTL3 （Ⅰ- Ⅱ） ，HSTL （ I-IV ） ，和GTL +
•兼容NOBL ™ ， ZBT ™和QDR ™ SRAM的
•每个I / O引脚可编程转换速率控制
•每个I / O引脚用户可编程总线保持功能
•完全3.3V PCI兼容（以66 MHz的64位PCI规格，
转。 2.2 ）
• CompactPCI热插拔准备
•多种封装/引脚排列在所有密度的产品
- 208至676引脚PQFP中， BGA和FBGA封装
- 简化跨密度设计迁移
- 在BGA和FBGA封装的自启动™解决方案
•在系统内可编程™ （ ISR ™ ）
- JTAG兼容的板载编程
- 设计变更不会导致引脚排列变化
• IEEE1149.1 JTAG边界扫描
•
•
•
•
开发软件
•
经
®
- IEEE一千一百六十四分之一千零七十六VHDL或IEEE 1364 Verilog的背景
敏感编辑
- 的Active-HDL图形FSM有限状态机编辑器
- 的Active-HDL SIM后期合成的时序仿真
- 架构浏览器进行详细设计分析
- 对于关键路径分析静态时序分析器
- 适用于Windows
95/98/ 2000 / XP ™和
的Windows NT ™ 99美元
- 支持所有赛普拉斯的可编程逻辑产品
Delta39K ™ CPLD ISR家庭成员
典型
门
[1]
16K – 48K
23K – 72K
46K – 144K
77K – 241K
92K – 288K
簇
内存
（千位）
64
96
192
320
384
通道
内存
（千位）
16
24
48
80
96
最大
I / O引脚
174
218
302
386
428
f
MAX2
（兆赫）
233
233
222
181
181
速度-T
PD
引脚到引脚
（纳秒）
7.2
7.2
7.5
8.5
8.5
待我
CC
[2]
T
A
= 25°C
3.3/2.5V
5毫安
5毫安
10毫安
20毫安
20毫安
设备
39K30
39K50
39K100
39K165
39K200
宏单元
512
768
1536
2560
3072
注意事项：
典型的门1的上限由假设只有10％的信道存储器的用于计算的。
2.待机我
CC
值与PLL不使用，无负载输出和稳定的投入。
赛普拉斯半导体公司
文件编号： 38-03039牧师* H
•
3901北一街
•
圣荷西
•
CA 95134 • 408-943-2600
修订后的2003年8月1日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
