Delta39K ™ ISR ™
CPLD系列
时钟的双端口配置的每个端口都
从四个全局时钟和两个本地时钟选择。一
本地时钟是从水平通道和所述源
其他从垂直通道。该双的数据输出
端口存储器，也可以注册。的时钟输出
寄存器从四个全局时钟和两个还选择
本地时钟。每个端口一个时钟极性多路复用器允许使用
真或补体的极性的输入和输出时钟
的目的。
仲裁
该通道内存块的双端口配置
提供仲裁当两个端口都访问同一地址
同时。取决于存储器的操作被
尝试，一个端口总是得到优先考虑。看
表2
为
细节上的哪个端口获得优先权的读取和写入操作
系统蒸发散。产生一个低电平有效的“地址匹配”信号
当一个地址发生冲突。
表2.仲裁结果：地址匹配信号
激活
端口A端口B
读
写
读
读
结果
仲裁
没有仲裁
需要
端口A变
优先
评论
两个端口读取的
同时，
如果端口B的请求，然后第一
它会读取当前
数据。输出将随后
改变到新
通过端口写入数据
如果端口A的请求，然后第一
它会读取当前
数据。输出将随后
改变到新
通过端口B写入的数据
B口被阻塞，直到端口
A被写完
FIFO的块包含所有必须的FIFO标记的逻辑，
包括读出和写入地址的指针。 FIFO的标志
包括空/满标志（ EF ） ，半满标志（ HF ）和编程
梅布尔几乎空/满（ PAEF ）标志输出。该FIFO config-
uration必须同时执行读和写的能力
使用两个单独的时钟周期的操作。这些时钟可以是
绑在一起的单一操作，也可以独立地运行
对于异步读/写（相对于彼此）应用程序
阳离子。的数据，并控制输入到FIFO块是
从水平或垂直路由通道驱动。该
数据和标志输出被驱动到专用的路由跟踪
在水平和垂直方向的布线通道。这使得
FIFO的块，以通过使用多个FIFO的块进行扩展
上，没有任何相同的水平或垂直路由通道
速度损失。
在FIFO模式中，写和读端口由控制
单独的时钟和使能信号。时钟的每个端口
从四个全局时钟和两个本地时钟选择。
一个本地时钟是从水平通道和所述源
其他从垂直通道。从数据输出
FIFO的读端口还可以注册。一个时钟
每个端口的极性MUX允许使用真实的或补充的极性
用于读取和写入操作。写操作
由时钟和写使能控制引脚。在读
操作由时钟控制和读使能引脚。
使能引脚可水平或垂直标明来源
通道。
通道内存初始化
通道存储器加电时处于不确定状态，但
在配置过程中设置为用户定义的已知状态。到的制造厂
itate使用的查找表（LUT）的逻辑和ROM的应用程序的
中，请在信道存储器块可以具有一个被初始化
给定的数据集时，该设备被配置为在上电时。
为LUT和ROM的应用中，用户不能写入
存储器块。
通道内存路由接口
类似LBC输出，通道存储器块配
在水平和垂直布线通道专用的磁道
用于数据输出和标志输出，如图
图6 。
这使得信道的存储器块是
轻松扩展。这些专用线可连接至I / O
使用引脚的芯片或者输出到其他逻辑块群
在逻辑方程。
读
写
端口B得到
优先
写
写
端口A变
优先
FIFO （通道内存）的配置
该通道的内存块，也可配置为
同步FIFO RAM 。在操作的FIFO模式，该
通道内存模块支持所有正常的FIFO操作
而无需在使用任何通用的逻辑资源
装置。
文件编号： 38-03039牧师* H
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