CY7C1470V25
CY7C1472V25
CY7C1474V25
Pin Configurations
(continued)
209-ball FBGA (14 × 22 × 1.76 mm) Pinout
CY7C1474V25 (1 M × 72)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQg
DQg
DQg
DQg
DQPg
DQc
DQc
DQc
DQc
NC
DQh
DQh
DQh
DQh
DQPd
DQd
DQd
DQd
DQd
2
DQg
DQg
DQg
DQg
DQPc
DQc
DQc
DQc
DQc
NC
DQh
DQh
DQh
DQh
DQPh
DQd
DQd
DQd
DQd
3
A
BWS
c
BWS
h
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CLK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC/144M
A
TMS
4
CE
2
BWS
g
BWS
d
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
NC
NC/576M
NC/1G
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
6
ADV/LD
WE
CE
1
OE
V
DD
NC
NC
NC
NC
CEN
NC
NC
NC
ZZ
V
DD
MODE
A
A1
A0
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
8
CE
3
BWS
b
BWS
e
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
BWS
f
BWS
a
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC/288M
A
TCK
10
DQb
DQb
DQb
DQb
DQPf
DQf
DQf
DQf
DQf
NC
DQa
DQa
DQa
DQa
DQPa
DQe
DQe
DQe
DQe
11
DQb
DQb
DQb
DQb
DQPb
DQf
DQf
DQf
DQf
NC
DQa
DQa
DQa
DQa
DQPe
DQe
DQe
DQe
DQe
Pin Definitions
Pin Name
A0
A1
A
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
WE
I/O Type
Input-
synchronous
Input-
synchronous
Pin Description
Address inputs used to select one of the address locations.
Sampled at the rising edge of
the CLK.
Byte write select inputs, active LOW.
Qualified with WE to conduct writes to the SRAM.
Sampled on the rising edge of CLK. BW
a
controls DQ
a
and DQP
a
, BW
b
controls DQ
b
and DQP
b
,
BW
c
controls DQ
c
and DQP
c
, BW
d
controls DQ
d
and DQP
d
, BW
e
controls DQ
e
and DQP
e,
BW
f
controls DQ
f
and DQP
f,
BW
g
controls DQ
g
and DQP
g,
BW
h
controls DQ
h
and DQP
h
.
Input-
synchronous
Write enable input, active LOW.
Sampled on the rising edge of CLK if CEN is active LOW. This
signal must be asserted LOW to initiate a write sequence.
Document Number: 38-05290 Rev. *L
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
