数据表
输入时钟的质量是非常重要的
高速，高分辨率ADC 。信噪比的贡献
从时钟抖动和满量程的信号在给定频率
示于式（1） 。
SNR
抖动
= 20
•
登录（ 2
•
π
•
F
IN
•
ε
t
)
其中f
IN
是信号的频率，并
ε
t
是总的均方根
以秒为单位的抖动。均方根抖动所有的总和
抖动源包括时钟产生电路，时钟
分布和内部ADC电路。
的应用场合的抖动可能限制获得per-
formance ，这是非常重要的，以限制时钟jit-
之三。这可以通过使用精确和稳定的时钟来获得
参考文献（如晶体振荡器具有良好的抖动specifi-
阳离子），并确保时钟分配非常CON-
控制。这可能是有利的是使用模拟电源和
地平面，以确保对供应给所有低噪音
电路中的时钟分配。它是最重要的
避免ADC输出位和之间的串扰
时钟和模拟输入信号和所述时钟之间
因为这种串扰往往造成谐波失真。
抖动性能降低的上升提高，
落在输入时钟的时间。因此，最佳的抖动per-
性能会受到LVDS与LVPECL或时钟速度快得
边缘。 CMOS与正弦波时钟输入将导致
略微降低抖动性能。
如果由其它电路产生的时钟，它应该是
重新定时具有低抖动的主时钟作为最后的操作
之前被施加到ADC的时钟输入。
数字输出可以在三态模式通过设置来设置
在OE_N信号高。
注意，超出范围的标志（ ORNG ）的行为differ-
ently为12位和13位的输出。对于13位的输出ORNG
当数字输出数据全部为一或全部将被设置
零。对于12位输出的ORNG标志将被设置时，
所有12位都是零或一的并且当第十三
位等于的其它位。
该CDK2307采用数字偏移校正。这意味着
该输出编码为4096的正和
负输入端短接（零差） 。然而
以往，在输入小错配的寄生可引起
这稍稍改变。偏移校正也导致
码的可能损失在全量程范围的边缘。
与“否”偏移校正时，ADC将夹在一
结束之前，另外，在实践中产生的代码的损失在
的另一端。与该输出为中心的数字，
输出将剪辑和超出范围的标志将被置位，
之前最大的代码为止。当超出范围的标志是
集，该代码被强制所有那些对超范围和所有
零点下范围。
CDK2307
双通道， 20/40/ 65 / 80MSPS ， 12月13日位模拟数字转换器
数据格式选择
输出数据上偏移二进制形式呈现
当DFRMT低（连接到OVSS ） 。设置DFRMT
高（连接到OVDD ）导致2的补码输出
格式。细节14页上的表1中所示。
数据输出可以在三种不同的配置中使用。
普通模式：
所有的13位被使用。 MSB是Dx_12和LSB是Dx_0 。这
模式提供了最佳的性能，因为减少quanti-
矩阵特殊积噪音。
12位模式：
LSB被悬空，这样只有12位。
MSB是Dx_12和LSB是Dx_1 。该模式稍微给
性能降低，由于增加了量化噪声。
降低满量程方式：
满量程范围从2V减少
pp
到1V
pp
这是
等于6dB的增益，在ADC前端。 MSB是Dx_11
和LSB是Dx_0 。请注意，代码将环绕
超过满刻度的范围内，并且该超出范围时
比特应当用于夹住输出数据。见
参考电压的详细信息。该模式稍微给
性能降低。
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数字输出
数字输出数据的情况下在一个平行的CMOS形式。
在OVDD引脚上的电压设置CMOS的水平
输出。输出驱动器的尺寸来驱动
宽范围以上2.25V负荷OVDD的，但它是消遣
ommended尽量减少负载，以确保低转录
过性开关电流和产生的噪声可能。在
应用大扇出或大电容负载，
建议添加靠近外部缓冲器
该ADC芯片。
的定时是在定时图部分中描述。
注意，负载或CLK_EXT等效延迟总是
应低于负载上的数据输出，以确保
足够的定时余量。
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冯2B
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