数据表
数字和时序电气特性
（ AVDD = 1.8V ， DVDD = 1.8V ， DVDDCLK = 1.8V ， OVDD = 2.5V ， 50 MSPS时钟， 50 ％时钟占空比，
-1 dBFS的输入信号， 5pF的电容负载，除非另有说明）
符号
时钟输入
参数
占空比
合规
输入范围
输入共模电压
输入电容
条件
民
20
典型值
最大
80
单位
CDK2307
双通道， 20/40/ 65 / 80MSPS ， 12月13日位模拟数字转换器
％高
mVpp的
VPP
CMOS， LVDS ， LVPECL ，正弦波
差分输入摆幅
差分输入摆幅，正弦波时钟输入
保持电压范围内地面OVDD和电压
迪FF erential
从睡眠模式到活动模式
从睡眠模式到活动
1
0.8
<0.5
12
在输出位5pF的负载
相对于CLK_EXT
VOVDD ≥ 3.0V
VOVDD = 1.7V - 3.0V
VOVDD ≥ 3.0V
VOVDD = 1.7V - 3.0V
3
1
2
0.8
•
VOVDD
0
0
-10
-10
3
VOVDD-0.1
0.1
后驱动器电源电压等于预驱动
电源电压VOVDD = VDVDD
上述2.25V后驱动器电源电压
(1)
10
5
0.8
0.2
•
VOVDD
10
10
10
6
400
1.6
0.3
2
900
20
VOVDD -0.3
V
pF
CLK周期
CLK周期
CLK周期
ns
psRMS
CLK周期
ns
ns
V
V
V
V
µA
µA
pF
V
V
pF
pF
定时
T
PD
T
SLP
T
OVR
T
AP
启动时间主动模式
启动时间模式
超出范围的恢复时间
孔径延迟
孔径抖动
流水线延迟
输出延迟（见时序图）
输出延迟（见时序图）
ε
RMS
T
LAT
T
D
T
DC
逻辑输入
V
HI
V
LI
I
HI
I
LI
C
I
高电平输入电压
低电平输入电压
高电平输入漏电流
低电平输入漏电流
输入电容
高电平输出电压
低电平输出电压
最大容性负载
逻辑输出
V
HO
V
LO
C
L
注意：
（1）的输出端将功能性与较高的载荷。然而，建议保持于输出数据位的载荷尽可能低，以保持动态电流
和得到的开关噪声最小。
冯2B
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CADEKA [ CADEKA MICROCIRCUITS LLC. ]
