DRAM
奥斯汀半导体公司
概述
4梅格×16 DRAM是一个高速CMOS动态
含有67108864位的随机存取存储器装置及
设计工作于3V至3.6V 。该装置在功能上
组织为每个包含16位4,194,304位置。该
4194304存储位置由1024排列4096行
列。在读或写周期，每个位置
通过地址位唯一地址： 12行地址位
（ A 0 - A 11 ）和10个列地址位（A0 - A9）。此外，
字节和字访问都通过两个CAS \\支持
销（ CASL \\和现金\\ ） 。
中科院\\功能和时序，以解决相关的，
控制功能（例如，锁定地址栏或选择
CBR刷新）是这样的，内部CAS \\信号是
由第一外部CAS \\信号（ CASL \\或现金\\ ）测定
转换到LOW和最后转变回高电平。该
CAS \\功能和时序关系到驾驶或锁存数据
是这样的，每个CAS \\信号独立地控制所述
无论是相关联的DQ引脚。
AS4LC4M16
行地址是由RAS \\信号被锁存，那么
列地址是由中科院\\锁。该器件提供
EDO -PAGE模式操作，从而实现了快速的连续数据
操作（读，写或读 - 修改 - 写）内
一个给定行。
4梅格×16 DRAM必须定期刷新中
为了保持存储的数据。
DRAM存取
在DRAM中的每个位置是唯一地寻址的，如
在概述中提到。使用两个CAS \\
信号导致通过16个I / O引脚的字访问
（ DQ0 - DQ15 ） 。仅使用一个，两个信号结果中的一个
字节访问周期。 CASL \\过渡LOW的选择
访问周期的低字节（ DQ0 - DQ7 ）和现金\\
过渡LOW选择一个访问周期的高字节
（ DQ8 - DQ15 ） 。总字节和字访问时序如图
图1和图2 。
图1 ： WORD和字节写示例
AS4LC4M16
1.1修订版6/05
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