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设备CON组fi guration
示出的结构之间的基本配置的接口连接
设备链和Altera的FPGA 。
图3. Altera的FPGA配置为使用两个EPC1或EPC2配置器件
V
CC
V
CC
V
CC
(3)
(2)
(3)
FPGA
DCLK
DATA0
的nSTATUS
CONF_DONE
送到nCONFIG
MSEL
的nCEO
的nCE
北卡罗来纳州
主
CON组fi guration
设备
DCLK
数据
OE
(3)
NCS
(3)
nCASC
nINIT_CONF
(2)
SLAVE
CON组fi guration
设备
DCLK
数据
NCS
OE
n
nCASC
北卡罗来纳州
GND
注释
（ 1 ）有关配置界面连接的详细信息，请参考相应的器件手册配置章节。
（2）在
nINIT_CONF
引脚，可在EPC2器件具有内部上拉电阻，始终是积极的。这意味着一个外部上拉
电阻上未必需
nINIT_CONF /变送到nCONFIG
线。该
nINIT_CONF
销并不需要连接，如果不使用其功能。
如果
nINIT_CONF
引脚不使用或无法使用，
送到nCONFIG
必须拉至V
CC
直接地或者通过一个电阻器。
（ 3 ） EPC2器件具有可编程的内部上拉电阻上
OE
和
NCS
销。如果内部上拉电阻的使用，不使用外部上拉
电阻上的这些引脚。内部上拉电阻在默认情况下在Quartus II软件中设置。要关闭内部上拉电阻，检查
该
关闭
NCS
和OE
引体向上
on
CON组fi guration
设备
当你生成选项编程文件。
当在配置设备链中的第一个设备是已启动或复位，其
NCS
引脚被驱动为低，因为它被连接到
CONF_DONE
引脚的FPGA 。因为
两
OE
和
NCS
引脚是低，在该链中的第一装置将其识别为主机
设备和控制配置。由于从设备
NCS
销是由供给
以前的设备“
nCASC
针，其
NCS
脚是后上电和复位高。在从属
配置器件，
数据
输出三态，
DCLK
为输入。中
配置方面，主设备通过提供时钟
DCLK
到FPGA并
任何从配置设备。该EPC1或EPC2主设备还提供了
数据对FPGA的多设备配置期间第一气流。在EPC1后或
EPC2主设备完成发送的配置数据，则三态其
数据
销到
避免争用其他配置设备。该EPC1或EPC2主设备
也推动了
nCASC
引脚为低电平，从而拉动
NCS
脚的下一个设备的低。这
动作信号的EPC1或EPC2从设备开始发送配置数据到
FPGA中。
该EPC1或EPC2主设备的时钟都从配置设备，直到
配置完成。当所有的配置数据被传送和
NCS
针
在EPC1或EPC2主设备驱动FPGA的高
CONF_DONE
引脚上，
然后EPC1或EPC2主设备进入零功耗（空闲）状态。在EPC2主
设备驱动器
数据
高，
DCLK
低，而EPC1和EPC1441器件三态
数据
和驱动
DCLK
低。
如果
NCS
引脚EPC1或EPC2主设备上被拉高之前的所有
配置数据被传输时， EPC1或EPC2主设备驱动其
OE
信号
低，进而驱动FPGA的
的nSTATUS
引脚为低电平，表示配置
错误。另外，如果配置设备生成其数据和检测到
CONF_DONE
销并非没有高，其识别出的FPGA尚未配置
成功。 EPC1和EPC2器件等16
DCLK
经过最后一个周期
配置设备的基于SRAM LUT设备
2012年1月
Altera公司。
ALTERA [ ALTERA CORPORATION ]
