第1章：的Cyclone III器件数据表
开关特性
1–17
列出了活动的配置模式规范Cyclone III器件。
表1-24 。 Cyclone III器件主动配置模式的规格
编程模式
活动并行（ AP）
主动串行（ AS ）
DCLK范围
20 – 40
20 – 40
单位
兆赫
兆赫
列出了JTAG时序参数和值Cyclone III器件。
表1-25 。 Cyclone III器件的JTAG时序参数
符号
t
JCP
t
JCH
t
JCL
t
JPSU_TDI
t
JPH
t
JPCO
t
JPZX
t
JPXZ
t
JSSU
t
JSH
t
JSCO
t
JSZX
t
JSXZ
TCK时钟周期
TCK时钟高电平时间
TCK时钟低电平时间
JTAG端口设置时间TDI
JTAG端口保持时间
JTAG端口的时钟输出
JTAG端口高阻抗输出有效
JTAG端口有效输出为高阻
捕获寄存器建立时间
捕获寄存器保持时间
更新寄存器时钟输出
更新寄存器的高阻抗输出有效
更新寄存器中的有效输出为高阻
参数
民
40
20
20
1
3
10
—
—
—
5
10
—
—
—
最大
—
—
—
—
—
—
15
15
15
—
—
25
25
25
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
JPSU_TMS
JTAG端口设置时间TMS
注释
（ 1 ）有关JTAG波形的详细信息，请参阅
in
（ 2 ）规格显示为3.3- ， 3.0- ，和JTAG管脚2.5 -V LVTTL / LVCMOS操作。对于1.8 -V LVTTL / LVCMOS
和1.5 -V LVCMOS ， JTAG端口时钟输出时间为16纳秒。
外围表现
本节介绍了周边的性能，包括高速I / O，外部
存储器接口，和IOE可编程延迟。
I / O性能支持多种系统接口，如高速
I / O接口，外部存储器接口，以及PCI / PCI-X总线接口。使用I / O
在SSTL - 18 I类标准的终端可以实现高达既定DDR2 SDRAM
接口速度与典型的DDR SDRAM内存接口设置。使用I / O
通用I / O标准，如3.0- ， 2.5 ， 1.8或1.5 LVTTL / LVCMOS是
能够在典型的200 MHz的接口频率为10 pF的负载。
1
实际达到的频率取决于设计 - 和系统的具体因素。演出
根据您的具体设计和系统设置，以HSPICE / IBIS仿真
确定系统中可实现的最大频率。
2012年7月
Altera公司。
ALTERA [ ALTERA CORPORATION ]
